２０１９．６．１６
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第６９回］


●ＶＨＤＬサンプルプログラム１　８２Ｃ５５（２）

ＶＨＤＬプログラムについては、今までいくつか作成してきました。
その都度プログラムリストをお見せして、それをもとに簡単な説明も書いてきました。
これからもＣＰＬＤトレーニングボード用のサンプルプログラムを作成してそのプログラムリストをもとに説明を書いていくことになります。
文法的なことについては今までにも書いてきていますので、それはまあいいかな、とも思いましたが、ＣＰＬＤトレーニングボード用のサンプルプログラム第１号ということでもありますので、私自身のための復習といいますか、学んできたことの整理を兼ねて、今までの記事と重複するところもありますけれど、文法的な基本ルールについてもあらためて必要な要点を書いておくことにします。
ということで、まずはＶＨＤＬ版８２Ｃ５５のプログラムリストです。

●ＶＨＤＬ版８２Ｃ５５プログラムリスト

--cpld training i/o interface 82c55
--19/5/25 5/26 6/14 6/15 6/16

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
library ARITHMETIC;
use ARITHMETIC.std_logic_arith.all;

entity trngio1d is
        PORT (
                        ADRSIN:in std_logic_vector(7 downto 0);
                        DINOUT:inout std_logic_vector(7 downto 0);
                        PA:inout std_logic_vector(7 downto 0);
                        PB:inout std_logic_vector(7 downto 0);
                        PCL:inout std_logic_vector(3 downto 0);
                        PCH:inout std_logic_vector(3 downto 0);
                        IOR:in std_logic;
                        IOW:in std_logic);
end trngio1d;

architecture rtl of trngio1d is

        signal ainout:std_logic;
        signal binout:std_logic;
        signal clinout:std_logic;
        signal chinout:std_logic;
        signal paout:std_logic_vector(7 downto 0);
        signal pbout:std_logic_vector(7 downto 0);
        signal pclout:std_logic_vector(3 downto 0);
        signal pchout:std_logic_vector(3 downto 0);
--
begin
--82c55 address F0,F1,F2,F3
-- in out set
process(IOW)
begin
        if IOW='0' then
                if ADRSIN="11110011" and DINOUT(7 downto 5)="100" and DINOUT(2)='0' then
                        clinout<=DINOUT(0);-- '0' out,'1' in
                        binout<=DINOUT(1);
                        chinout<=DINOUT(3);
                        ainout<=DINOUT(4);
                end if;
        end if;
end process;
-- portC out
process(IOW)
begin
        if IOW='0' then
                if ADRSIN="11110010" then
                        if chinout='0' then
                                pchout<=DINOUT(7 downto 4);
                        end if;
                        if clinout='0' then
                                pclout<=DINOUT(3 downto 0);
                        end if;
        -- bit out
                elsif ADRSIN="11110011" and DINOUT(7)='0' then
                        if clinout='0' then
                                if DINOUT(3 downto 1)="000" then
                                        pclout(0)<=DINOUT(0);
                                elsif DINOUT(3 downto 1)="001" then
                                        pclout(1)<=DINOUT(0);
                                elsif DINOUT(3 downto 1)="010" then
                                        pclout(2)<=DINOUT(0);
                                elsif DINOUT(3 downto 1)="011" then
                                        pclout(3)<=DINOUT(0);
                                end if;
                        end if;
                        if chinout='0' then
                                if DINOUT(3 downto 1)="100" then
                                        pchout(0)<=DINOUT(0);
                                elsif DINOUT(3 downto 1)="101" then
                                        pchout(1)<=DINOUT(0);
                                elsif DINOUT(3 downto 1)="110" then
                                        pchout(2)<=DINOUT(0);
                                elsif DINOUT(3 downto 1)="111" then
                                        pchout(3)<=DINOUT(0);
                                end if;
                        end if;
                end if;
        end if;
end process;
--portA out
process(ainout,paout)
begin
        if ainout='0' then
                PA<=paout;
        else
                PA<="ZZZZZZZZ";
        end if;
end process;
--portB out
process(binout,pbout)
begin
        if binout='0' then
                PB<=pbout;
        else
                PB<="ZZZZZZZZ";
                
        end if;
end process;
--portCL out
process(clinout,pclout)
begin
        if clinout='0' then
                PCL<=pclout;
        else
                PCL<="ZZZZ";
        end if;
end process;
--portCH out
process(chinout,pchout)
begin
        if chinout='0' then
                PCH<=pchout;
        else
                PCH<="ZZZZ";            
        end if;
end process;
--
--out data PORTA,PORTB
process(IOW)
begin
        if IOW='0' then
                if ADRSIN="11110000" and ainout='0' then
                        paout<=DINOUT;
                elsif ADRSIN="11110001" and binout='0' then
                        pbout<=DINOUT;
                end if; 
        end if;
end process;
--in data from port
process(IOR)
begin
        if IOR='0' then
                if ADRSIN="11110000" then
                        if ainout='1' then
                                DINOUT<=PA;
                        else
                                DINOUT<=paout;
                        end if;
                elsif ADRSIN="11110001" then
                        if binout='1' then
                                DINOUT<=PB;
                        else
                                DINOUT<=pbout;
                        end if;
                elsif ADRSIN="11110010" then
                        if chinout='1' then
                                DINOUT(7 downto 4)<=PCH;
                        else
                                DINOUT(7 downto 4)<=pchout;
                        end if;
                        if clinout='1' then
                                DINOUT(3 downto 0)<=PCL;
                        else
                                DINOUT(3 downto 0)<=pclout;
                        end if;
                else
                        DINOUT<="ZZZZZZZZ";
                end if;
        else
                DINOUT<="ZZZZZZZZ";
        end if;
end process;
--
        
end rtl;

こうして見ると結構長いプログラムです。
しかしやっていることは割と単純です。

このリストを眺めていて、今思いついたのですが、ＣＰＬＤトレーニングボードの説明書では、いきなり８２Ｃ５５プログラムなどという大きなプログラムから入るのではなくて、それよりももっと前の段階、たとえばＬＥＤ出力の１個に１、または０を出力して点灯、消灯を確認してみるだけのプログラムとか、プッシュスイッチにつながっている入力端子からスイッチの状態を読み込んで、それをＬＥＤにつながっている出力端子に出力してみる、というような超簡単プログラムから入るといい、と思います。
しかしそれはここには書きません。

そのリストをここで書いたとしても、ただ、ふーん、そうか、という程度で終ってしまいます。
手元にＣＰＬＤトレーニングボードがあって、そこに書き込んで実際にＬＥＤが点灯する様子を確認できて、はじめてなるほどこう書くとこうなるのか、と納得がいくことだと思うからです。
今ここでそういうことまで書き出しますと、なかなか次へ進んでいくことができなくなってしまうという、私の側の理由からでもあります。

●ＶＨＤＬプログラムの先頭部分

さてそれではプログラムの説明に入ります。
全体のプログラムを前から少しずつ切り取りながら説明していきます。
まずはＶＨＤＬプログラムの最初の部分です。

--cpld training i/o interface 82c55
--19/5/25 5/26 6/14 6/15

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
library ARITHMETIC;
use ARITHMETIC.std_logic_arith.all;

ＶＨＤＬプログラムは全て半角で記述します。
カナ、全角文字は使えません。
あとでも説明しますが、ファイルはプレーンテキスト（ｎｏｔｅｐａｄ、メモ帳などで作成するファイル形式）です。
Ｗｏｒｄ、Ｅｘｅｌなどでは作成できません。
ＴＸＴファイルですが、拡張子はＶＨＤを使います。
ファイル名も半角英数と一部の記号のみ許されます。
ちなみに今回のサンプルプログラムのファイル名は、ｔｒｎｇｉｏ１ｄ．ｖｈｄです。

行の先頭に−−（マイナス記号）２個を並べて書くと、その行はコメント行になります。
行（文）の終わりには；（セミコロン）を書きますが、；の後ろに−−を書いてその後ろにコメントを書くことができます。
空白行はコンパイルで無視されます。
見易さを考えてプログラムの適当な区切りに、−−行または空白行を置くのもよいでしょう。

ｌｉｂｒａｒｙ　ＩＥＥＥ；以下の４行は「おまじない」だと思ってください。
普通のＶＨＤＬプログラムは先頭にこのように書いておけば問題はありません。
面倒なので詳しくは調べていません（どうせ調べてもすぐに忘れてしまいます）。
興味のあるかたはネットで調べてみてください。

●信号端子（ｅｎｔｉｔｙ）の記述

ｅｎｔｉｔｙの部分で、以下のプログラム本体の中で使う信号端子名を定義します。
ここで定義した端子名はコンパイルのあと、Ｐｉｎ　Ｐｌａｎｎｅｒで実際の入出力端子に１対１で割り当てます。
Ｐｉｎ　Ｐｌａｎｎｅｒで実際に割り当てを行なうまでは、実際の端子配列を余り意識する必要はないと思います。

entity trngio1d is
        PORT (
                        ADRSIN:in std_logic_vector(7 downto 0);
                        DINOUT:inout std_logic_vector(7 downto 0);
                        PA:inout std_logic_vector(7 downto 0);
                        PB:inout std_logic_vector(7 downto 0);
                        PCL:inout std_logic_vector(3 downto 0);
                        PCH:inout std_logic_vector(3 downto 0);
                        IOR:in std_logic;
                        IOW:in std_logic);
end trngio1d;

ｅｎｔｉｔｙの記述は、
ｅｎｔｉｔｙ　ファイル名　ｉｓ
で始まって、
ｅｎｄ　ファイル名；
で終ります。
ここに書くファイル名は、このプログラムファイルのファイル名（から．ＶＨＤを取ったもの）と一致していなければなりません。

ｅｎｔｉｔｙとｅｎｄの間に
ＰＯＲＴ（　　　）；
を記述します。
（　）の中に信号端子名を記述します。
信号端子名は大文字でも小文字でも構いません。
コンパイルでは大文字と小文字は区別されません。
数字や＿も使えますが先頭はアルファベットで始まらなければいけません。
最後を＿で終ることや＿を続けて使うこともできません。
ＶＨＤＬの予約語を信号名に使うことはできません。
私は外部入出力端子であることを強調するため、ここで記述する信号端子名には大文字を使うことにしています。

信号端子名のうしろには：（コロン）を置いてそのうしろにその端子が入力であるか、出力であるか、または入出力（双方向）であるか、などの端子の特性を記述します。
ｉｎは入力を、ｏｕｔは出力を、ｉｎｏｕｔは入出力兼用であることを示します。
通常の入出力端子は、ｉｎ、ｏｕｔ、ｉｎｏｕｔの後ろにｓｔｄ＿ｌｏｇｉｃと記述します。
最後に；（セミコロン）を書きます。
Ｉ／Ｏポートなどのように複数の端子がひとまとまりであるようなときはｓｔｄ＿ｌｏｇｉｃ（７　ｄｏｗｎｔｏ　０）；のように記述します。
これは８ビットの場合で、ｓｔｄ＿ｌｏｇｉｃ（３　ｄｏｗｎｔｏ　０）；は４ビットです。
ビット長はハードウェアの制約の範囲内で自由に決められます（と思います。上限があるかどうか試していません）。

忘れがちな重要なことがあります。
ＰＯＲＴ　（　　）；の中は、各信号端子記述の最後に；を置くことで複数の端子について記述しますが、最後の信号、上のリストではＩＯＷ：ｉｎ　ｓｔｄ＿ｌｏｇｉｃ　には　；　がないことに注意してください。

説明が長くなってしまいましたので、今回はここまでにします。

ＣＰＬＤ入門！［第６９回］
２０１９．６．１６ｕｐｌｏａｄ

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