ＰＤ１〜ＰＤ４はパソコンに実装したときのメモリサイズ、アクセスタイム検出用端子です。今回の目的では使いませんから接続不要です。
＿ＯＥは基板内部でＧＮＤに接続されています。
データ幅４ビットのμＰＤ４２１７４０５チップ８個がＤ０〜Ｄ３１に割り当てられています。
＿ＲＡＳと＿ＣＡＳはチップに対して異なる組み合わせで配線されていますが、データラインは８個のチップにそれぞれ独立して割り当てられていますから（下図参照）、＿ＲＡＳ線と＿ＣＡＳ線はそれぞれまとめて同時に信号を供給します。
●ＣＰＬＤ＋ＳＩＭＭ版ＵＳＢプロトコルアナライザの構成図
メモリも入手できたところで、全体のシステム構成について、その概略を図に示します。
当初はカメレオンＵＳＢ（ＣＰＬＤ）は１個で全てをまかなうつもりだったのですが、ＶＨＤＬでプログラムを書いてみましたら、容量オーバーになってしまいました。
ちょっと見込みが甘かったようです。
しかし今更ほかのシステムに乗り換えるわけにもいきません。
急遽もう１セット、カメレオンＵＳＢ＋ロジアナを購入してしまいました。
ロジアナ基板は以前に購入していますから、カメレオンＵＳＢだけあればよいのですけれど、前にも書きましたように、カメレオンＵＳＢ単体での販売は終了してしまっているとかで、ロジアナとのセットでしか入手できません。
ロジアナ基板が余ってしまいますが仕方がありません。
制御の詳細については次回以降に少しずつ説明をしていきますが、なかなかに面倒なことをやっているのです。
ＤＲＡＭは容量を大きくできて端子数も少なくできるのですが、その代わりにリフレッシュが必要です。
アドレスも同じＡ０〜Ａ１０のラインにロウとカラムの２回に分けて出力しなければなりません。
そのときにＲＡＳとＣＡＳをそれぞれアクティブにします。
それがＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）とＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）の信号名称の由来です。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はその名の通りＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と違って、データを静的に保持することができません。
非常に短い期間内にロウアドレスにつながっているメモリ素子を繰り返しＲＥＡＤ／ＷＲＩＴＥしなければ、値が失われてしまいます。
どのくらいの期間内にアクセスする必要があるかといいますと、３２ｍｓの間にＡ０〜Ａ１０で示されるアドレスの全てを一巡しなければなりません。
３２ｍｓ／２１１ですから、３２０００／２０４８≒１５μｓになります。
つまり１５μｓ以内ごとにＡ０〜Ａ１０が０００〜７ＦＦに順次変化するようなメモリアクセスをし続けなければなりません。
普通はそんなに都合の良いメモリアクセスをすることはできませんから、通常のメモリアクセスとは別にリフレッシュサイクルを設けて、その期間に順次リフレッシュを行なうようにします。
ただ、今回は幸いに１２ＭＨｚで送られてくるＵＳＢ信号を順次メモリに記録しておくのがデータロガーの役目ですから、うまく回路を構成すれば各データの書き込みをリフレッシュに利用できそうだと考えました。
とにかく１２ＭＨｚで送られてくるデータをシリアルパラレル変換してからメモリに書き込みますから、１バイトのデータをメモリに書き込むサイクルは、（１／１２）×８≒０．６６７μｓになります。
当初は３２ビット変換するごとに書き込むつもりでいましたから、０．６６７×４＝２．６６７μｓになりますが、それでも１５μｓよりも十分短いサイクルでメモリにデータを書き込むことができます。
この場合にはデータ書き込みをもってリフレッシュに代えることができます。
しかしそのようにして保存したデータを読み出すときは、そうはいきません。
実はデータの書き込みよりも読み出しをどうするかが問題でした。
本日は時間がなくなってしまいましたので、そのことにつきましては、次回に説明をいたします。
ＣＰＬＤ＋ＳＩＭＭを使ってＵＳＢプロトコルの解析を！［第４回］
２０１４．１．２１ｕｐｌｏａｄ
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