(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第４５回］
●ＭＯＶ回路を大幅に変更してしまいました
前回、メモリの書き込みタイミングについて少し書きました。
これはひょっとすると、ＭＯＶ命令の回路が簡単になってしまうかもしれない、と考えたので、ぜひともトライしてみたくなりました。
そこで本日は一日がかりで回路の大幅変更作業を行いました。
こんな調子です（疲れた）。
え？かえって複雑になってしまったんじゃないか、ですか？
手術みたいなものです。
不要になったからといって、バッサリ切ってそのまま、ってわけにはいかないでしょう？
トラブルのもとになったりしないように、いろいろ押さえておかなくてはいけませんし、余っているゲートを利用しようとしても、とんでもないところにあったりすると、こんな具合にあっちこっちジャンパ線だらけになってしまいます。
大手術の結果は？
ＭＯＶについては、メモリに対する命令も含めて、これだけになってしまいました。
［第４０回］にお見せしたMOV命令の回路図にはＭＶＩ命令やＨＬＴ命令もはいっていましたから、単純に比較はできません。
そこからＭＯＶ命令のみを取り出した回路図がこちらでした。
１）ＭＯＶ ｒ，ｒ’の回路図（［第４０回］）
２）ＭＯＶ ｒ，Ｍの回路図（［第４２回］）
３）ＭＯＶ Ｍ，ｒの回路図（［第４４回］）
今回の回路図は１）のＭＯＶ ｒ，ｒ’の回路図に近いですが、それよりももっと簡単になっています。
２）と３）の回路は完全に不要になってしまいました。
勿論何の細工もしないで、そのようにできるわけがありません。
当然ここが簡単になった代わりに、他の部分に手を加えてあります。
どのように手を加えたかを説明する前に、まずタイミングチャートを見てみましょう。
●改造後のＭＯＶ ｒ，Ｍのタイミングチャートです
改造後のＭＯＶ ｒ，Ｍのタイミングチャートは下図左です。
改造前のＭＯＶ ｒ，Ｍのタイミングチャートは下図中で、ＭＯＶ ｒ，ｒ’のタイミングチャートが下図右です。
ＭＯＶ ｒ，ｒ’と同じタイミングになったことがわかると思います。
信号もＭＯＶ ｒ，ｒ’のときのｒｅｇＲＤのタイミングでＨＬｓｅｌとＭＥＭＲＤをアクティブにしているだけですから、これなら簡単な回路追加で実現できそうです。
●改造後のＭＯＶ Ｍ，ｒのタイミングチャートです
改造後のＭＯＶ Ｍ，ｒのタイミングチャートは下図左です。
改造前のＭＯＶ Ｍ，ｒのタイミングチャートは下図中で、ＭＯＶ ｒ，ｒ’のタイミングチャートが下図右です。
ＭＯＶ Ｍ，ｒについても、ＭＯＶ ｒ，ｒ’と同じタイミングになったことがわかると思います。
しかし、こちらの改造はちょっと大変です。
どこが大変かというと、ｄａｔａＯＵＴなのです。
●ＭＥＭＷＲからｄａｔａＯＵＴをつくる
ｄａｔａＯＵＴは内部データバスから外部データバスへデータを送り出すために、７４ＨＣ２４５をアクティブにする信号でした。
この信号をｒｅｇＷＲ（ＭＥＭＷＲと同じタイミング）と同じにすると、ＭＥＭＷＲの立ち上がりと同時にデータバスがハイインピーダンスになってしまいます。
確かに東芝ＴＣ５５２５７（３２ＫＢスタティックＲＡＭ）のデータシートでは、ＷＲ信号の立ち上がりとデータが不確定になるタイミングはミニマムで０になっています。
だからといって、ｄａｔａＯＵＴをＭＥＭＷＲと同じタイミングの信号にしてしまう、というのはいかにも乱暴です。
もしもほんのちょっとしたタイミングでＭＥＭＷＲ信号がほんのわずか、たとえば数ｎｓとか十数ｎｓ、データバスよりも遅れただけで、メモリにデータが書きこまれないことになってしまいます。
あるいはときたまデータのビットがいくつか誤書き込みされてしまう、といったようなことが起きかねません。
いずれにせよ、まったく余裕がないというような回路は作るべきではありません。
とするならば、やはりｄａｔａＯＵＴは、このタイミンクチャートにあるように、ｒｅｇＲＤと同じ幅であることが求められることになります。
しかし、ｒｅｇＲＤからｄａｔａＯＵＴをつくるわけにはいきません。
（なぜって？それはロジックが違うからです）
ここはどうしてもｒｅｇＷＲ（ＭＥＭＷＲ）から、ｄａｔａＯＵＴを作り出すしかありません。
さて、どうしたらよいでしょうか？
●ＲＣは使わない方がいい
こういうと失礼ですけれど、こういう場合、初心者の方は、たいてい７４ＨＣ１２３などを使ってワンショットパルスを作ろうとします。
私にもそういう経験があります。
でも、これは、やめたほうがいいです。
Ｒ（抵抗）はともかくとして、Ｃ（コンデンサ）は信用しないほうがいいと思います。
経年変化や、温度などで変化しますし、劣化したり、容量抜けの可能性もあります。
そんな頼りないもので、ｎｓ単位のパルスをつくるというのは、いかにも「おそろしい」ことです。
せっかくクロックがあるのですから、ここはやっぱりへんな細工をしないで、堂々とクロックを使って、作り出しましょう。
●ＭＥＭＷＲ、ＭＥＭＲＤの回路図です
ｒｅｇＲＤからＭＥＭＲＤを作ります。ｒｅｇＷＲからＭＥＭＷＲとｄａｔａＯＵＴを作ります。
これが、その回路図です。
ＲＤの方は簡単です。
ｓ２〜ｓ０が１１０のときに、ｒｅｇＲＤがアクティブな期間、７４ＨＣ１３８のｐｉｎ９からＨＬｓｅｌ信号とｍｅｍＲＤ信号が出るようにしました。
これだけで、メモリからデータが読み出せるようになります。
なお改造前の回路図（［第２７回］）では、７４ＨＣ１３８のｐｉｎ９からはフラグレジスタのセレクト信号（ＦｒｅｇＲＤ）が出ていました。
ＦｒｅｇＲＤは下の７４ＨＣ１３８に移動しました。
さてＷＲの方です。
ｄ２〜ｄ０が１１０のときに、ｒｅｇＷＲがアクティブな期間、７４ＨＣ２３８のｐｉｎ９からｍｅｍＷＲ信号が出るようにしました。
ＲＤ信号と同様に、改造前の回路図（［第２７回］）では、７４ＨＣ２３８のｐｉｎ９からはフラグレジスタのセレクト信号（ＦｒｅｇＷＲ）が出ていました。
ＦｒｅｇＷＲは下の７４ＨＣ２３８に移動しました。
もうひとつ、ｍｅｍＷＲと同じ信号が上の方のフリップフロップ回路にも入っています。
ここでＨＬｓｅｌ信号とｄａｔａＯＵＴ信号が作られます。
●ＲＳフリップフロップ
ＮＡＮＤゲートが２つ、互いに絡み合った形の回路があります。
これがＲＳフリップフロップです。
誰がこんなものを考えたのでしょう？
これはゲート２個で作るレジスタです。
ちゃんとデータ（といっても１ビット、１個だけですけれど）を保持することができます。
その動作をみていきましょう。
最初にＴ０のタイミングで下側のゲートのｐｉｎ２にＬ信号が入ります。ＮＡＮＤゲートは、２つある入力の片方だけでもＬになると、出力はＨになります。ですからｐｉｎ２にＬが入力されると、それだけでｐｉｎ３からはＨが出力されます。
ｐｉｎ３の出力は上側のゲートのｐｉｎ１２につながっています。
ｐｉｎ３の出力がＨですから、ｐｉｎ１２の入力もＨになります。
うーん。いちいち回路図に戻るのは面倒ですねぇ。ＲＳフリップフロップの部分だけ切り取って、もう一度お見せすることにします。
これで、わかりやすくなりました。
上側のＮＡＮＤゲートのもうひとつの入力ｐｉｎ１３には、ｍｅｍＷＲがつながっています（この図は全体の回路図をＲＳの部分だけ切り取ったので、線だけしか見えませんが、全体の回路図では、そうなっています）。
でもまだＴ０のタイミングですから、当然ｍｅｍＷＲはまだ出ていません。ですから、この入力もＨです。
するとＮＡＮＤゲートの２つの入力（ｐｉｎ１２、ｐｉｎ１３）がともにＨですから、ｐｉｎ１１の出力はＬになります。
ｐｉｎ１１の出力は下側のゲートのｐｉｎ１につながっています。
ｐｉｎ１１の出力はＬですから、ｐｉｎ１の入力もＬです。
この状態でＴ０の期間が終わって、ｐｉｎ２の入力がＨになっても、下側のＮＡＮＤゲートのもう一方の入力、ｐｉｎ１はＬですから、ｐｉｎ３の出力のＨはそのまま保持されます。
ということは、ｐｉｎ１１の出力のＬもこのまま保持されますので、ＨＬｓｅｌもｄａｔａＯＵＴもＨ（非アクティブ）のままになります。
ここでｍｅｍＷＲがＬになるとどうなるでしょうか。
さきほどの動作と逆のことが起こります。
ｐｉｎ１３入力がＬなのでｐｉｎ１１はＨになります。
ＨＬｓｅｌとＤａｔａＯＵＴがアクティブ（Ｌ）になります。
Ｔ０の期間は過ぎているのでｐｉｎ２の入力はＨ、ｐｉｎ１もＨなのでｐｉｎ３はＬになります。
したがってｐｉｎ１２の入力もＬになります。
ｍｅｍＷＲの期間が過ぎて、ｍｅｍＷＲがＨになっても、ｐｉｎ１２の入力はＬのままなので、上側のＮＡＮＤゲートの出力、ｐｉｎ１１はＨのまま保持されます。
ｐｉｎ１１がＨである限り、ＨＬｓｅｌとｄａｔａＯＵＴはアクティブ（Ｌ）のままになります。
しかし、もちろん、ずっとそのままでは困ります。
ＭＯＶ Ｍ，ｒのタイミングチャートを見てください。
ｍｅｍＷＲはＱａがＬの期間だけアクティブになっていますが、ＨＬｓｅｌやｄａｔａＯＵＴは、そのあと、ＱａがＨになって、それから、ＱａがＨからＬに変わるときまでアクティブになっています。
今度はこのＱａ信号を利用します。
●次はＤフリップフロップの出番です
Ｔ０に代わって７４ＨＣ７４（Ｄフリップフロップ）がＲＳフリップフロップをリセットします。
ついでですが、ＲＳフリップフロップのＲＳというのは、Ｒｅｓｅｔ、Ｓｅｔの頭文字から来ています。
交互にセット、リセットする、という意味だと思います。
ｍｅｍＷＲの入力が７４ＨＣ７４のＣＬＲ（ｐｉｎ１）に入っています。
つまり、ｍｅｍＷＲがＬになると同時に、反転出力（ｐｉｎ６）はＨになります。
これは、ＲＳフリップフロップの出力（ＨＬｓｅｌやｄａｔａＯＵＴの出力）が、途中でリセットされてしまわないための対策なのです。
あ。もう一度、回路図を切り取ってお見せします。
もしもｐｉｎ１のＣＬＲ入力が無くて、ｐｉｎ６がＬ出力になっていたとすると、ＲＳフリップフロップのｐｉｎ２がＬのままになります。
この状態のまま、ｍｅｍＷＲが入力されても、ＲＳフリップフロップのｐｉｎ１１はＬからＨに変わって、ＨＬｓｅｌとｄａｔａＯＵＴがアクティブになります。
ところがｍｅｍＷＲの出力期間が過ぎてｐｉｎ１３の入力がＨになったときに、まだｐｉｎ２の入力がＬのままだったとすると、ｐｉｎ１２の入力もＨなので、ｐｉｎ１１の出力はＨになってしまいます。
ｍｅｍＷＲがＨになると同時にＨＬｓｅｌとｄａｔａＯＵＴもＨになってしまうというのでは、なんのためにわざわざＲＳフリップフリップ回路を追加したのか、その意味がなくなってしまいます。
そのようなことにならないように、ｍｅｍＷＲがＬになった時点で、７４ＨＣ７４のｐｉｎ６出力をＨクリアするために、ｐｉｎ１のＣＬＲ入力にｍｅｍＷＲをつないでいるのです。
Ｄ入力（ｐｉｎ２）にはＲＳフリップフロップのｐｉｎ１１がつながっています。ｐｉｎ１１はＨＬｓｅｌ、ｄａｔａＯＵＴがアクティブな期間Ｈ、それ以外はＬという信号です。
クロック入力（ｐｉｎ３）には、Ｑａをインバートしたパルスが入力されます。
７４ＨＣ７４はクロック入力がＬからＨになる瞬間のＤ入力の状態をラッチします。
反転出力ｐｉｎ６からはラッチされたＤ入力の反対の状態が出力されます。
クロック入力ｐｉｎ３にはＱａをインバートしたパルスが入力されますから、ＱａがＨからＬになるときのＤ入力の状態がラッチされることになります。
ＨＬｓｅｌとｄａｔａＯＵＴがアクティブな状態（Ｌ）のときに、Ｄ入力（ｐｉｎ２）はＨになってますから、ＱａがＨからＬになると、そのときのＤ入力のＨがラッチされ、反転出力のｐｉｎ６からはＬが出力されます。
７４ＨＣ７４のｐｉｎ６は、ＲＳフリップフロップのｐｉｎ２につながっていますから、ＲＳフリップフロップがリセットされ、ＨＬｓｅｌとｄａｔａＯＵＴは非アクティブになります。
この回路に落ち着くまでに、いろいろ試行錯誤したために、Ｄ入力にＲＳフリップフロップのｐｉｎ１１がつながってしまいましたが、この回路の場合には、Ｄ入力はＶｃｃにつないでおくだけでも、問題なく機能します。
２００８．８．２３ｕｐｌｏａｄ
２００８．８．２４●ＲＳフリップフロップ以降追記＆再編集
２００８．８．２５同上
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