２０１９．６．５
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第５８回］


●ＣＲＴＩＦ用ＶＨＤＬプログラムを８０字／４０字表示に変更（１）

ＣＲＴＩＦ用のＶＨＤＬプログラムが出来上がったところで、続いてそれを８０字表示と４０字表示に切り換えて表示できるように変更する作業に取り掛かりました。
水平方向に８０字を表示するところを４０字表示にするには単純にドット表示周波数を１／２にすればよいだけのはずなので、まあ半日もあれば楽々完了、のつもりだったのですが…。
またしても泥沼、茨の道を歩くことになってしまいました。

毎度のことなのですけれど。
プログラムにおかしいところはないはずなのに（なにしろクロックを１／２にして、それに関係するところを変更するだけなので）、ああ、それなのに。
４０字表示に切り換えると、画面が真っ暗。
何も表示されません。
「なぜだっ！」と、叫びたくなります。

ま。しかし。
そのように叫んでみても、問題が解決するものでもありません。
ここはやっぱり気を取り直して、あれこれ思いつくままにプログラムを直しつつテストを続けるしかありません。

そのようにしておりますうちに。
大体のところは、わかってきたように思います。
これはＭＡＸ７０００Ｓ固有のことなのか、それとも一般にＣＰＬＤ全般について言えることなのかはわかりませんが、たとえばある入力端子がオープンであるとか、信号入力にノイズが乗っているとか、あるいは信号の組み合わせ回路において遅延の影響が出るなどの場合に、いつでもそのことが動作異常につながるのではなくて、たとえばプログラムに何かの回路記述を追加したような場合に突然それが表面化して、もうめちゃめちゃの動作になってしまうことがあります。

今回のトラブルは一体何が原因だったのか？
そのことについては、プログラムの説明の中で書いていくことにしまして、とにかくは８０字表示のみのＣＲＴＩＦ用ＶＨＤＬプログラムと、それををもとにして、８０字／４０字表示切換型のＶＨＤＬプログラムに変更した部分を示しつつ、説明を加えていくことにします。

●８０字／４０字切換のための準備

下は前回お見せしました８０字表示のみのＣＲＴＩＦ用ＶＨＤＬプログラムでｃｎｔｒ１を定義している部分です。

      signal cntr1:std_logic_vector(2 downto 0);
ｃｎｔｒ１はビットクロックをカウントして水平１文字（８ビット）分を規定するカウンタです。

ここに４０字表示のための設定を追加します。

    SW80_40:in std_logic;

    signal cntr0:std_logic;
    signal cntr1:std_logic_vector(3 downto 0);
    
    signal ck:std_logic;
まず最初に８０字と４０字を切り換えるためのスイッチ信号の入力を定義します。
ＳＷ８０＿４０を外部入力端子として定義します。
それからｃｎｔｒ１の前段に置いて、４０字の場合に入力クロックを１／２にするための１ビットカウンタｃｎｔｒ０を定義します。
ｃｎｔｒ１はもともとは０００〜１１１をカウントするため３ビットでよいはずだったのですが、少し理由があって４ビットに変更しました。

●入力クロックの選択

下は８０字と４０字を切り換えて表示できるように、入力クロックを選択するための記述で、８０字／４０字用のＶＨＤＬプログラムに新規に追加した部分です。

--clock select
process(CKIN,SW80_40)
begin
                if SW80_40='1' then
                        cntr0<=CKIN;
                elsif SW80_40='0' then
                        if CKIN'event and CKIN='0' then
                                cntr0<=cntr0+'1';
                        end if;
                end if;
end process;
ＥＰＭ７１２８ＳＬＣ８４の外部でジャンパピンで設定することによって、ＳＷ８０＿４０入力は８０字のときに’１’、４０字のときに’０’になります。
その入力を受けて８０字のときはｃｎｔｒ０にはクロック入力ＣＫＩＮがそのままつながります。
４０字のときは、ＣＫＩＮの立下りごとにｃｎｔｒ０がカウントアップされます。
ｃｎｔｒ０は１ビットのカウンタなのでＣＫＩＮを１／２分周した周波数のクロックになります。

●遅延が問題？？？

ＶＨＤＬプログラムの流れからは少し飛びますが、説明の順序として、まずは「４０字表示で画面が真っ黒」の件について書きます。
この問題の原因は水平表示文字数を決めるカウンタｃｎｔｒ２にありました。
８０字表示と４０字表示は、１文字に注目すると、ドット表示のクロック周波数を１／２にすればよいだけなので、１文字単位で動作する回路については同じ回路でいけます。
しかし１行に表示する文字数は８０：４０なので、水平方向の表示文字数、ブランキング期間などを文字を単位として決定するところでは、当然プログラムを変更しなければなりません。
水平方向の総表示文字数を決定しているのはｃｎｔｒ２です。
下は８０字表示のみのＣＲＴＩＦ用ＶＨＤＬプログラムのｃｎｔｒ２の記述です。

--cntr2
process(cntr1)  
begin                   
                if cntr1(2)'event and cntr1(2) = '0' then
                cntr2 <= cntr2 +"0000001";
                end if;         
                if cntr2="1110000" then 
                cntr2<="0000000";
                end if;          
end process;
水平方向の総表示文字数は１１２文字（＝７０Ｈ）ですから”１１１００００”（７０Ｈ）のときにカウンタクリアしています。
その部分を８０字／４０字表示プログラムでは下のように変更しました。

--cntr2
process(cntr1,cntr2)    
begin
                if cntr1(2)'event and cntr1(2) = '0' then
                cntr2 <= cntr2 +"0000001";
                end if;
                if SW80_40='1' and cntr2="1110000" then 
                cntr2<="0000000";
                elsif SW80_40='0' and cntr2="0111000" and cntr0='1' then
                        cntr2<="0000000";
                end if;
end process;
４０字表示では１文字を表示する時間が８０字表示の倍になりますから、水平方向の総表示文字数は８０字表示の１／２の５６文字（３８Ｈ）になります。
当然のこととして、ｃｎｔｒ２は”０１１１０００”（＝３８Ｈ）でクリアするようにプログラムすればよいはずなのですが…。
そこが問題でした。
水平方向のブランキング信号をオシロで確認すると、正規の期間よりもが短いことがわかりました。
どうも”０１１１０００”ではなくて”０１１００００”あたりでクリアされてしまっているようです。
なぜだ？

そのようになる理由がどうにもわからず、あれこれ試行錯誤でおよそ半日を費やしてしまいました。
そのうちに、「どうやらビット６が関係しているらしい」ことがわかりました。
それも相当に摩訶不思議な絡み方です。
ｃｎｔｒ２をクリアするための組み合わせ条件で、８０字の場合のように”１１１００００”のとき（つまりビット６＝１）のときはビット３が’０’、または’１’のいずれの場合にも正しい結果が得られます（”１１１００００”または”１１１１０００”でクリアされる）。
ところがビット６＝０のときはビット３を’１’にしても’０’にしても、どちらの場合も”０１１００００”のときにｃｎｔｒ２がクリアされてしまいます。

非同期カウンタの出力を組み合わせてＡＮＤ（ＮＡＮＤ）回路をつくると、上位ビットの出力が遅延するため、組み合わせによっては出力にヒゲが発生します。
組み合わせ信号の一部をＮＯＴで反転させた場合には、ＮＯＴの分だけさらに遅延が加わるため、余計にヒゲが出やすくなります。
ＣＰＬＤの場合でも同じことがいえるはず、ということは理解できます。
しかし、なぜビット６が奇妙な絡み方をするのか？
そこのところは全く謎です。
謎なのですが、どうやら組み合わせ回路の遅延が関係しているらしい、というところに目星がつきましたので、さらに試行錯誤した結果、上記プログラムリストのように”０１１１０００”にさらにｃｎｔｒ０＝’１’を加えたところ、４０字表示でも正常に表示されるようになりました。

うーん。
こういうあたりは、やっぱりＣＰＬＤはブラックボックスだなあ、と思います。
しかし、今回の経験を通して、「組み合わせ回路では遅延に注意」ということを学んだように思います。
そういう意味では８０字表示の場合の”１１１００００”も全く同様なのですが、こちらのほうは今のところ特に問題は出ていないので、しばらくはこのまま様子をみることにします。

説明が長くなってしまいましたので、途中ですが本日はここまでとします。
次回に続きます。

ＣＰＬＤ入門！［第５８回］
２０１９．６．５ｕｐｌｏａｄ

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