２０１９．６．１７
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第７０回］


●ＶＨＤＬサンプルプログラム１　８２Ｃ５５（３）

前回に続いて８２Ｃ５５ＶＨＤＬプログラムの説明です。

●ａｒｃｈｉｔｅｃｔｕｒｅ

ａｒｃｈｉｔｅｃｔｕｒｅからが実質的な回路の記述部分になります。
ａｒｃｈｔｅｃｔｕｒｅ　ｒｔｌ　ｏｆ　ファイル名　ｉｓ
で始まってプログラムの最終行の
ｅｎｄ　ｒｔｌ；
で終ります。
ファイル名は、このＶＨＤＬプログラムファイルそのもののファイル名です。
それではその前にあるｒｔｌとは何か？ということについて。

ネットで調べるとＲｅｇｉｓｔｅｒ　Ｔｒａｎｓｆａｒ　Ｌｅｖｅｌの略なのだそうですが、それじゃあさっぱりわけがわかりません。
どうやらＶＨＤＬプログラムの回路記述本体を示す略語のようなのですが。
じつはｒｔｌの代わりに何を記述してもよいらしく、ここと最終行にｎａｎｊａｍｏｎｊａと記述してもコンパイルエラーにはなりません。
ですからここは何でもよいのですけれど、プログラムの識別はすでにファイル名で行なっているので、ｒｔｌの代わりに何でもよいから自由に書け、と言われてもかえって困ってしまいます。
ここは慣習でｒｔｌと書くことが多いのだそうですから、おとなしくｒｔｌと書いておくことにします。

architecture rtl of trngio1d is

        signal ainout:std_logic;
        signal binout:std_logic;
        signal clinout:std_logic;
        signal chinout:std_logic;
        signal paout:std_logic_vector(7 downto 0);
        signal pbout:std_logic_vector(7 downto 0);
        signal pclout:std_logic_vector(3 downto 0);
        signal pchout:std_logic_vector(3 downto 0);
--
begin

ａｒｃｈｉｔｅｃｔｕｒｅ　ｒｔｌ　ｏｆ　ファイル名　ｉｓ
の次のところには、さらにその次から始まる回路記述本体で使う作業用（一時的ワーク）の信号名を記述します。
最初にｓｉｇｎａｌと書いて、その後ろに信号名を書きます。
その後ろに：（コロン）を置いて、最後にｓｔｄ＿ｌｏｇｉｃ；を書きます。
複数ビットのカウンタなどのようにまとまった信号をひとつの信号名で記述する場合にはｓｔｄ＿ｌｏｇｉｃ（７　ｄｏｗｎｔｏ　０）；のように記述します。
ここで定義する信号は回路の中で中間的に使用する信号なので、前回の信号端子名のようにｉｎ、ｏｕｔの区別はありません。
信号名の記述が終ったら
ｂｅｇｉｎ
と書いて、その次から回路の記述を開始します。

●ポートの初期設定

ここからは回路の記述です。
まずはＡポート、Ｂポート、Ｃポートの入力、出力の向きの決定です。

--82c55 address F0,F1,F2,F3
-- in out set
process(IOW)
begin
        if IOW='0' then
                if ADRSIN="11110011" and DINOUT(7 downto 5)="100" and DINOUT(2)='0' then
                        clinout<=DINOUT(0);-- '0' out,'1' in
                        binout<=DINOUT(1);
                        chinout<=DINOUT(3);
                        ainout<=DINOUT(4);
                end if;
        end if;
end process;

８２Ｃ５５回路はＮＤ８０Ｚ３．５やＮＤ８０８０などの増設用Ｉ／Ｏバスコネクタに接続することを想定しています。
８２Ｃ５５はＩ／Ｏアドレスの下位２ビットの値によってＡポート、Ｂポート、Ｃポートかコントロールワードアドレスが選択されます。
この８２Ｃ５５ＶＨＤＬプログラムでは８２Ｃ５５回路にアクセスするＩ／ＯアドレスとしてＦ０〜Ｆ３を割り当てています。
アドレスＦ３のときコントロールワードアドレスとなります。
ＣＰＵボードからのＯＵＴ命令はアドレスバス下位８ビットにＩ／Ｏアドレスが出力され、データバスに必要なデータが出力され、それを確定するための信号としてＩＯＷ信号がアクティブ（＝’０’）になります。

ｐｒｏｃｅｓｓ文の（）の中に記述した信号に変化があったときだけ、ｂｅｇｉｎ　から　ｅｎｄ　ｐｒｏｃｅｓｓ；までの間に記述した文が実行されます。
（）内に記述する信号のことをセンシビリティリストというのだそうです。
上のｐｒｏｃｅｓｓ文では（）の中にＩＯＷを記述しています。
まずは大枠としてＩＯＷ信号がアクティブになったとき以外にはポートの初期設定が行なわれないというように考えます。

ポートの初期設定はＩＯＷが’０’でＩ／ＯアドレスがＦ３のときに行なわれますから
ｉｆ　ＩＯＷ＝’０’で、さらにｉｆ　ＡＤＲＳＩＮ＝”１１１１００１１”　ですが、それだけではまだ足りません。
データのうちビット７〜５が”１００”でビット２が’０’であることも必要な条件です（前回参照）。
ですからｉｆ　ＡＤＲＳＩＮ＝”１１１１００１１”　ａｎｄ　ＤＩＮＯＵＴ（７　ｄｏｗｎｔｏ　５）＝”１００”　ａｎｄ　ＤＩＮＯＵＴ（２）＝’０’　ｔｈｅｎと書くことになります。
ここでＡＤＲＳＩＮはアドレスバス下位８ビットに接続される入力端子でＤＩＮＯＵＴはデータバスに接続される入出力端子です。
ｃｌｉｎｏｕｔ、ｂｉｎｏｕｔ、ｃｈｉｎｏｕｔ、ａｉｎｏｕｔはコントロールワードの各ポートの入出力を規定するビットの値を維持するワーク信号です。

１ビットの値を示す定数はその数を’　’ではさんで示します。
２ビット以上の値を示すときは”　”ではさんで示します。
ＤＩＮＯＵＴ（７　ｄｏｗｎｔｏ　５）はＤＩＮＯＵＴの第７ビットから第５ビットを示しています。
またＤＩＮＯＵＴ（２）はＤＩＮＯＵＴのビット２を示します。

ｉｆとｅｎｄ　ｉｆ；の間に、そのＩＦ文の条件が成立したときに実行される文を書きます。
ｃｌｉｎｏｕｔ＜＝ＤＩＮＯＵＴ（０）；の＜＝は大小比較ではなくて、左側の信号に右側の信号の値が代入されることを示す記号です。
ｃｌｉｎｏｕｔにＤＩＮＯＵＴ（０）の値が入れられます。
ｃｌｉｎｏｕｔ＜＝ＤＩＮＯＵＴ（０）；からａｉｎｏｕｔ＜＝ＤＩＮＯＵＴ（４）；までの式はＩＯＷ＝’０’でＡＤＲＳＩＮ＝”１１１１００１１”でＤＩＮＯＵＴ（７　ｄｏｗｎｔｏ　５）＝”１００”でＤＩＮＯＵＴ（２）＝’０’のとき以外は実行されません。
ということは各信号は次に同じ条件が発生するときまでラッチされることになります。

こうやって細かく説明を書いていくのはなかなかに疲れます。
説明が小刻みになりますけれど、今回はここまでにします。

ＣＰＬＤ入門！［第７０回］
２０１９．６．１７ｕｐｌｏａｄ

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