ＣＰ／ＭがＴＫ－８０互換のワンボードマイコンの上で復活します
ＮＤ８０ＺⅢとＭＹＣＰＵ８０の上でＣＰ／Ｍが走ります！
［第２７８回］
●ＲＣ遅延回路
前回は冒頭で［第２７４回］および［第２７６回］の回路図に間違いがあることに気が付きましたのでそれを訂正いたしました、と書いたのでありますが。
その前回にお見せした回路図にまた同じ間違いがありました。
うっかりして修正前の図版をもとにして作業してしまったのですねえ。
恥の上塗りでありました。
本日になりましてからら気が付きましたのでさっそく修正済みの図に差し替えました。
ことのついでですので、この遅延回路のダイオードの役目について説明をしておくことにいたします。
まあ初歩的なことですのでおそらく皆様よくご存知のこととは思いますが。
まずダイオードが無い場合を考えますと、前段のゲートの出力がＬからＨになったときは、抵抗Ｒを介してコンデンサＣが充電されます。
その充電にともなって後段のゲートの入力端子の電圧は０Ｖから５Ｖに向けて上昇していきます。
その入力電圧がＣ－ＭＯＳＩＣの閾値１／２Ｖｄｄ（２．５Ｖ）を越えると、後段のゲートの出力がＨになります（この図の回路はもう一方の入力とのＯＲによって出力の状態が異なりますが、ここではそれは考えないこととします）。
この充電時間が出力の遅延時間になります。
大体０．７～０．８ＲＣです。
この回路の場合実測値は約８μｓｅｃでした（前回のロジアナ波形参照）。
前段のゲートの出力がＨからＬに変わったときはその逆のことが起こります。
今度は５Ｖに充電されていたコンデンサＣが抵抗Ｒを介して０Ｖに向けて放電されていきます。
後段のゲートの入力端子の電圧が２．５Ｖを割ると、ゲートの出力がＬになります。
このときもやはり同じ時間だけ出力の遅延が発生します。
以上をご理解いただいた上で、今度はダイオードが有る場合について考えてみることにいたしましょう。
図ではダイオードはコンデンサから前段のゲートの出力に向かう方向に入っています。
前段のゲートの出力がＬからＨになるときはダイオードは働きませんからもともとのＲＣ遅延回路と同じです。
逆に前段のゲートの出力がＨからＬになると、今度は５Ｖに充電されていたコンデンサは抵抗を介してではなくて、ダイオードを介して放電されます。
このときはダイオードとＣ－ＭＯＳゲートの内部抵抗がＲとして働きますが、ともにきわめて小さな値ですから、１０００ｐＦ程度の容量でしたらほとんど瞬時に放電されてしまいます。
つまりここにダイオードを入れることによって後段のゲート出力がＬからＨになるときは遅延が利いてゆっくりと立ち上がるのに対して、逆にＨからＬになるときは遅延せずにただちに立ち下がることになります。
この回路の最終段はＣＰＵに対するＷＡＩＴ信号の出力になっています。
ＷＡＩＴ信号がＬからＨになると、今までデータバスから命令コードを読み込むところで待たされていたＣＰＵが直ちに読み込みを完了して次のアクションに移ります。
タイミングとしてはデータバスにＣ３Ｈが挿入されるのと同時になります。
このときデータバスのＤ２～Ｄ５は、もし直前の値がＨだった場合でも各ラインに入っているダイオードを介してＧＮＤにショートする形でＨからＬになりますからその遷移はほぼ瞬時に行われます。
しかし残りのＤ０、Ｄ１、Ｄ６、Ｄ７はその直前の値がＬだった場合、メモリからの出力がＯＦＦになってそれからデータバスラインに入ったプルアップ抵抗によってゆっくりとＬからＨに立ち上がります（この場合ラインの浮遊容量がＣとして働きプルアップ抵抗とともに遅延回路を構成してしまいます）。
その様子を［第２７６回］のロジアナ波形でお見せしましょう。
（００）信号の立ち上がり後、Ｄ５はＨからＬになるのに５０ｎｓ程度しかかかっていませんが、Ｄ１、Ｄ６、Ｄ７はＬからＨになるのに２００ｎｓ程度かかっています。
もしＷＡＩＴ出力回路に上述の遅延回路がなければ、（００）信号の立ち上がり後すぐにＷＡＩＴが解除されてしまいますから、その場合には命令コードＣ３Ｈの読み取りに失敗してしまう可能性が高くなります。
なおここでの実測値が約２００ｎｓであることからすれば、せいぜい１μｓも遅延すれば十分と思われますが、安全のためさらに十分な遅延時間（約８μｓ）にしてあります。
ところで［第２７６回］の回路図では、上記の遅延回路のほかにもう１箇所遅延回路が使われています。
図の中ほど、７４ＨＣ７３のＣＬＲ端子にも遅延回路が使われています。
ちょっと抵抗値が見難いですが、２．２ＫΩです。
前述の遅延回路の１／５の値です。
さらにここはダイオードの向きが逆になっています。
この遅延回路はいままで説明しましたＷＡＩＴ信号がＬからＨになる（つまりＷＡＩＴが解除される）タイミングとは逆に、再びＷＡＩＴ信号がＨからＬになるタイミングで働きます。
この７４ＨＣ７３のｐｉｎ１２とｐｉｎ９の出力は、ＣＰＵがＪＰ命令を読み取ってそれを実行した直後のタイミングでともにＨになって、その両出力のＡＮＤによって再びＷＡＩＴ信号をＬにするもとになっています。
この７４ＨＣ７３の両出力がＨである限りはＷＡＩＴ出力はＬになっているのですが、（００）がＬになるとクリアされて、その結果ＷＡＩＴ出力はＯＦＦ（Ｈ）になります。
そのときちょうど同じタイミングで今回のはじめのところから説明をしております遅延回路の後段のゲート出力がＬになってＷＡＩＴ出力をＬにします。
しかしＷＡＩＴ出力をＬに維持するという点から見るとそれは非常に危険なことで、わずかなゲートの遅れでそこに隙間ができるとＷＡＩＴ信号にヒゲが発生することになります。
ましてそこにはダイオードが入っているとはいえ１０００ｐＦのコンデンサがつながっていますから、遅延が０であるとはいえません。
最悪の場合、それによってわずかにＷＡＩＴが途切れてしまい、ＣＰＵが次の命令を実行してしまうかもしれません。
７４ＨＣ７３のＣＬＲ端子に入れた遅延回路はそのような危険を防止するためのものなのです。
その遅延回路によって、前述の７４ＨＣ３２のゲート出力がＬになってＷＡＩＴ信号出力のＬが確実なものになるまでのわずかな期間、ＷＡＩＴ信号のＬ出力が維持されます。
今回はアドレスインクリメント回路の動作を、ロジアナで観測した波形をもとに説明をする予定だったのですが、遅延回路の説明で時間がつぶれてしまいました。
アドレスインクリメント回路のロジアナ波形につきましては次回に説明をすることにいたします。
ワンボードマイコンでＣＰ／Ｍを！［第２７８回］
２０１２．１２．２９ｕｐｌｏａｄ
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