(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第１７６回］
●なぜＲＳＴ命令が実行されてしまうのか？
今回は、解決編です。
聡明なる読者諸君は、おわかりになりましたでしょうか？
電源を切ったとき、毎回ではありませんが、かなりの頻度でＲＡＭの中身が書き換わってしまい、調べてみると、どうやらそのときには、ＲＳＴ命令が実行されている、ことがわかりました。
ＲＳＴ命令、もっと正確に言うと、命令コードＦＦのＲＳＴ７が実行されてしまうのです。
なぜ？
図で説明しましょう。
左の回路図は、前回にも登場した、ＲＡＭのバッテリーバックアップ回路です。
（Ａ）は電源ＯＦＦ時に、ダイオードによって、Ｖｃｃからバックアップ電池に切り換わって、ＲＡＭのデータを保持する、ＲＡＭの電源ラインです。ＲＡＭのＣＥとＲ／Ｗ（ＭＥＭＷＲ）をゲートしている、７４ＨＣ１２６のＶｃｃにもつながっています。
（Ｂ）はトランジスタのコレクタ出力ラインで、７４ＨＣ１２６のコントロール入力になっています。
電源がＯＦＦになって、Ｖｃｃ電圧が低下してくると、トランジスタのエミッタベース間電圧も小さくなって、その値が０．６Ｖ以下になると、エミッタコレクタ間が遮断され、（Ｂ）の電圧はＨからＬになります。
このＨからＬへの変化はある時間勾配をもって進みます。
（Ｂ）が７４ＨＣ１２６のスレッショルド電圧以下になると、７４ＨＣ１２６のゲートはＯＦＦになり、入力と出力は遮断されます。
（Ｃ）はＲＡＭのＣＥラインで、ＲＡＭのみを実装しているときは、常時Ｌ（アクティブ）になっています。
電源がＯＦＦになって、Ｖｃｃが低下し、トランジスタがＯＦＦになると、その結果、７４ＨＣ１２６も、入出力間が遮断されるため、（Ｃ）はＨになります。
右の図はその間の流れをグラフで示したものです。
（Ａ）はダイオードを通しているため、Ｖｃｃより０．７〜０．８Ｖ低めの電圧になります。
Ｖｃｃが電池電圧（３Ｖ）以下になると、Ｖｃｃから電池へと切り換わるため、それ以後は低下しなくなります。
（Ｂ）は最初はＶｃｃと同じ電圧ですが、エミッタコレクタ間が遮断されてくるにつれて、Ｖｃｃの低下よりも急な勾配で低下します。
そして（Ｂ）の電圧が７４ＨＣ１２６のスレッショルド（水平に引いた破線）を下回ると、７４ＨＣ１２６の入出力間が遮断されるため、（Ｃ）のライン（ＲＡＭのＣＥ）はＬからＨになります。
７４ＨＣのスレッショルドは１／２Ｖｃｃなので、電源電圧の低下につれて、図の破線も低下するのが正確な図なのですが、ここでは、破線が、（Ｂ）のラインがスレッショルドを割り込んだ位置を示している、と解釈してください。
ＲＡＭのＣＥがＨになると、ＲＡＭへのアクセスは無効になります。
すると、ＣＥがアクティブのときに、ＭＥＭＲＤがＬのときには読み出されていた、ＲＡＭのデータが出力されなくなってしまうので、データバスはハイインピーダンスになり、プルアップ抵抗によって、Ｄ７〜Ｄ０がすべてＨ、つまり１１１１１１１１、ＦＦになるのです。
ところで、このときＣＰＵの回路はどうなっているのでしょうか？
そこで、思い出していただきたいのが、前回、トランジスタのコレクタがＯＦＦになるタイミングについて説明した、以下の記述です。
トランジスタがＯＦＦになるときのＶｃｃが、通常の許容値よりも低いが、ＣＰＵ回路はまだ十分に動作できる範囲の４Ｖ〜３Ｖ程度になる、ように決めたものです。
然り。このときには、まだＣＰＵ回路は正常に動作していたのであります。
当然のこととして、ＣＰＵは次の命令を読もうとしてＲＡＭにアクセスを試みます。
しかし、そのときのＰＣ（プログラムカウンタ）の値が何であったとしても、データバスの値はＦＦなのですから、ＣＰＵはそのＦＦを次に実行すべき命令コードとして、ＯＰコードレジスタにフェッチしてしまいます。
その結果、ＲＳＴ７命令が実行され、ＭＥＭＷＲ信号が出されるため、ＲＡＭの値が書き換わってしまったのです。
さて、ここで、ひとつの疑問が生じます。
聡明な読者ならば、同じ疑問を抱かれたかもしれません。
上で説明した回路図によれば、トランジスタのコレクタがＯＦＦになることで遮断される信号は、ＣＥだけではなくて、Ｒ／Ｗ（ＭＥＭＷＲ）も同時に遮断されるはずではなかったか？
もし、ＣＥとＭＥＭＷＲが同時に遮断されるのであれば、ＣＥが遮断されたことによって、データバスがＦＦになり、その結果、誤って実行されたＲＳＴ７命令回路からＭＥＭＷＲ信号が出力されたとしても、そのときには、そのＭＥＭＷＲ信号も遮断されているはずなのだから、そうだとすれば、ＲＡＭのデータは書き換えられなかったはずではないだろうか？
否。否。否！
たとえＭＥＭＷＲがゲートされておらず、まったく無防備に常時、ＲＡＭに接続されていたのだとしても、ＣＥ信号さえ遮断されていれば、それによって、ＲＡＭはアクセス禁止の状態に置かれるのだから、ＲＡＭのデータを書き換えることは不可能だったはずではないか？
上でなされた説明には、論理に矛盾があるのではないか？
しごく当然の疑問です。
しかし、そこで、もういちど、前回の、以下の記述を思い出していただきたいのです。
コレクタの電圧はゆっくりと（といってもＴＴＬやＨＣに比較しての話ですが）低下していきます
コレクタの電圧信号が、通常のＴＴＬ、７４ＨＣ、などの信号に比較して、ゆっくりとした速度で、７４ＨＣ１２６のコントロール入力のスレッショルド付近を横切って低下していったとき、どのようなことが起きるでしょうか？
スレッショルド電圧を境にして、ある一定の時間、ゲートが不安定な状態に置かれることになるのは、想像に難くありません。
のちの観察によって、今回の回路の場合、１０〜２０μｓの間、７４ＨＣ１２６のゲートは、チャタリングのようにＯＮ／ＯＦＦを繰り返すことが確かめられています。
そうなのです。
今回のトラブルは、ＣＥと同時にＭＥＭＷＲも遮断するように、両方の信号を７４ＨＣ１２６でゲートしていたにもかかわらず、トランジスタのコレクタ電圧の低下が、アナログ素子の特性として、ゆっくりにしかなされえなかったために、瞬間的、完全には遮断できず、一定の期間、断続的にＯＮ／ＯＦＦが繰り返され、たまたまＯＦＦになったときに、フェッチされたＲＳＴ７命令が実行され、その結果として、２〜３μｓ後にＭＥＭＷＲ信号が出力されたときに、これもたまたま７４ＨＣ１２６のゲートがＯＮになってしまったために、引き起こされた、不幸な出来事だったのであります。
参考までに、７４ＨＣ１２６のコントロール入力がスレッショルド付近をゆっくりと低下していくことにより、Ｈ、Ｌを繰り返すＣＥラインの波形写真をお見せします。
●では、解決策は？
これも、実は、前回の文章の中に示してあります。
ＣＥラインをスイッチで遮断するという、簡便な方法についての説明で、以下のような注意点について述べています。
スイッチのＯＮ／ＯＦＦ時のチャタリングによって、一時的にプログラムが暴走してＲＡＭの中身を書き換えてしまうことを防ぐために、スイッチのＯＮ／ＯＦＦはリセットスイッチを押しながら行わなければならない、
そうなのです。
ＲＡＭのＣＥを遮断する前に、ＣＰＵをリセット状態にしておく必要があったのでした。
実は、当社のＢＡＳＩＣ制御ボード、ＺＢＫボードも、メモリのバックアップをしているのですが、電源の電圧降下を監視するＩＣによって、ＣＰＵリセットとＲＡＭのＣＥのガードとを同時に行うように、設計していたことを、すっかり忘れてしまっていました。
以下の回路図のように、トランジスタのコレクタ信号ＯＦＦによってＣＰＵをリセットする回路を追加することで今回のトラブルは無事クリアできました。
この回路図だけを見ると、ＲＥＳＥＴ信号もＣＥやＭＥＭＷＲと同時にＯＮ／ＯＦＦするように思えますが、ここにはちょいとした「からくり」があります。
図の７４ＨＣ１２６のＶｃｃはＲＡＭと同じ、ダイオードを経由した電源ラインから供給されていますが、ＣＰＵリセットのために追加した７４ＨＣ０４、７４ＨＣ０５のＶｃｃは、そのほかのＣＰＵ回路と同じ、電源ラインからじかに供給されています。
そこに秘密があります。
最初に使った、バックアップ回路の電圧低下のグラフを利用して説明をします。
図の緑の破線は７４ＨＣ１２６のスレッショルド電圧です。あまり複雑になると、わかりにくくなりますから模式的に表してあります。（Ａ）の破線が７４ＨＣ１２６の電源電圧の推移です。
ＣＭＯＳ−ＩＣのスレッショルド電圧は１／２Ｖｃｃですから、緑で示した破線も、正確に表現すれば、電源電圧にしたがって低下します。
この図は、斜めに低下してくるトランジスタのコレクタ電圧信号が、スレッショルドを割り込む位置を分かり易く示すために、その位置で水平に破線を引いている、と理解してください。
そして、赤の破線は、リセット回路の７４ＨＣ０４、７４ＨＣ０５のスレッショルド位置を示しています。
７４ＨＣ０４、７４ＨＣ０５の電源電圧は、供給されている電源電圧そのままです。図のＶｃｃのラインになります。
７４ＨＣ１２６の電源電圧(図の（Ａ）の破線)は、それよりもダイオード一本だけ低い（約０．７Ｖ低い）ので、その１／２である緑の破線は、赤の破線よりも０．３Ｖ程度低い位置にあります。
図からわかるように、リセット回路の７４ＨＣ０４、７４ＨＣ０５の方が早くスレッショルド電圧を割り込むことになります。
ＣＥやＭＥＭＷＲがＯＦＦになるよりもわずかに早く、ＣＰＵリセットがＯＮになるため、そのあとでＣＥがＯＦＦになったときには、すでにリセットされているので、あやまってＲＳＴ７が実行されることもなく、したがってＭＥＭＷＲが出力されることもありません。
下の写真は、ＲＡＭのＣＥ信号と、Ｍｃｌｒ信号の波形です。
上側（ＣＨ１）がＣＥです。ＯＦＦされる前に、不規則にＨ、Ｌを繰り返している様子がわかります。
下側（ＣＨ２）は、ＲＥＳＥＴによってＬレベルに固定されたＭｃｌｒ信号です。Ｍｃｌｒ入力によって、マシンクロックがクリアされます。ＭｃｌｒがＬレベルに固定されているので、ＣＰＵは完全に停止しています。
ＣＥがＯＦＦになるよりも、十分に早く、リセットがかかっているため、今回のようなトラブルは確実に回避されます。
２００９．３．５ｕｐｌｏａｄ
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