(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第４３７回］
●ＭＹＣＰＵ８０のご注文をいただきました
横浜市のＪＨ様から、ＭＹＣＰＵ８０組立キットを２セット、ご注文いただきました。
ＪＨ様。ご注文有難うございました。
プリント基板を発注いたしました。
基板が出来あがってきますまで、しばらくお待ちくださいますようお願いいたします。
●ステップ回路
今回もＺ８０版ＴＫ８０回路のお話です。
ＴＫ８０とＭＹＣＰＵ８０（ＴＫ８０回路）の、ステップ回路、ステップ動作の仕組みについては、［第２４１回］から何回かにわたって説明をしました。
ＴＫ８０もＭＹＣＰＵ８０（ＴＫ８０回路）も、ステップ動作は割り込みを利用しています。
８０８０はＥＩ命令とＤＩ命令によって、割り込みを受け付け可能にする（Ｅｎａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）か、割り込みを受け付けできないようにする（Ｄｉｓａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）かをプログラムでコントロールすることができました。
マスカブルインタラプト（Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）です。
今回のＺ８０版ＴＫ８０も、ステップ動作には、マスカブルインタラプト（ＩＮＴ）を利用しています。
８０８０の割り込みはＩＮＴ信号入力によって行われるマスク可能な割り込みだけだったのですが、Ｚ８０ではそのほかにマスクできない割り込み（ＮＭＩ）があります。
またマスク可能な割り込みも、８０８０と同じモードのほかにも用意されています。
●ＮＭＩ
Ｚ８０版ＴＫ８０もＴＫ８０と同じように、ステップ動作ではマスク可能な割り込み（ＩＮＴ）を使いますから、今回のお話としてはＮＭＩは関係ありません。
ですけれど、せっかくＮＭＩという言葉がでてきたのですから、とりあえずは、まずＺ８０のＮＭＩというものについて、簡単に説明をすることにいたします。
ＮＭＩはＩＮＴと違って、割り込みの許可、不許可をソフトウェアでコントロールすることができません。
どんな場合（たとえばＣＰＵが暴走したようなときとかハングアップしてしまったときなど）でも、ＮＭＩは必ず受け付けられます。
そういうときのためには、ＲＥＳＥＴ端子があるわけですが、リセットをすると初期状態に戻ってしまうため、電源投入時と同じ処理から開始することになってしまいます。
そこまではしたくないが、ハングアップ状態はクリアしたい、というようなときのためにＮＭＩが用意されています。
と思っていたのですが、そもそもの目的はそういうためのものではなかったようです（後述）。
ＷｉｎｄｏｗｓパソコンのリセットボタンがＣＰＵのＲＥＳＥＴに相当するとすれば、［Ａｌｔ］［Ｃｔｒｌ］［Ｄｅｌｅｔｅ］の入力がＮＭＩということになります。
緊急時割り込み、スーパーバイザーコールを可能にします。
ＮＭＩ割り込みはＺ８０ＣＰＵのＮＭＩ端子をＬにすることで受け付けられます。
ＮＭＩ信号が入力されると、ＣＰＵは無条件で、アドレス００６６番地からのプログラムを実行します。
ところで。
突然なのですが、［第４３５回］でご紹介したＺ８０の「Ｄａｄａｓｈｅｅｔ」なのですが、いくらなんでも簡単すぎて、これじゃあ詳細についてはわかりません。
これは「Ｄａｔａｓｈｅｅｔ」というよりも、パンフレットみたいなものです。
おまけに文字も図版も読みにくくて、いかにも複写といった感じです。
もうちっと「まし」なものは無いのか、ということであらためて捜してみました。
そしたら、やっぱりありました。
●Ｚ８０ Ｕｓｅｒ Ｍａｎｕａｌ
３０８ページあります。
そうでしょう。そうでしょう。やっぱりこのくらいは欲しいですねぇ。
ところで、このＭＡＮＵＡＬなのですが、私の捜し方が悪かったのか、Ｚｉｌｏｇ社のサイト内検索では出てきませんでした。
うう。
でも、まあ、よそ様のことに余り文句を言えたものではないのですねえ。
ウチ（中日電工）のサイトだって、相当にいい加減なつくりで、自分でも、どこに何が置いてあるのか、わからない状況ですから…。
最近は、自分が書いた過去記事を検索するのに、もっぱらＧｏｏｇｌｅ様（実際は慣れているのでＧｏｏ検索）のお世話になっております…（汗）。
Ｇｏｏｇｌｅで、「ｚｉｌｏｇ ｚ８０ ｕｓｅｒ ｍａｎｕａｌ」で検索すると、検索トップに表示されます。
え…、と…。
そうでした。ＮＭＩでした。
で、このＺ８０ Ｕｓｅｒ Ｍａｎｕａｌを見てみますと、こんなふうに書いてあります。
［出典］Ｚｉｌｏｇ社Ｚ８０ＣＰＵ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ
おお。これならば。
きれいなＭＡＮＵＡＬです。
でも…。
きれいなことはよいのですけれどねえ。
これだけでは知りたいことがわかりませぬ。
おまけにＦｉｇｕｒｅ１０は、肝心のＮＭＩパルスが抜け落ちて（！）おりましたので、私が描き加えておきました。
おお。そうですか。
…ｔｏ ｐｒｏｖｉｄｅ ｉｍｍｅｄｉａｔｅ ｒｅｓｐｏｎｓｅ ｔｏ ｉｍｐｏｒｔａｎｔ ｓｉｇｎａｌｓ ｓｕｃｈ ａｓ ａｎ ｉｍｐｅｎｄｉｎｇ ｐｏｗｅｒ ｆａｉｌｕｒｅ．
なるほど。
直訳しますと、
差し迫った（ｉｍｐｅｎｄｉｎｇ）電源異常などの重要なシグナルにすばやく対応するために…、
ＮＭＩが使われる、と書いてあります。
そうですか。もともとはそういうために用意されたものだったのですね。
私はてっきりもっぱらスーパーバイザーコールが目的だと思い込んでいました。
ま。それはそれでよいのですけれど。
でも。
ちょっと待ってくださいねー。
これを読みますと、ですねえ。
ＮＭＩに対する、ＣＰＵの動作は、通常のＭｅｍｏｒｙ Ｒｅａｄと同じ動作をする（？）が、しかし、ただひとつ異なっているのは、バス上のデータは無視されて、ＰＣ（プログラムカウンタ）の値を外部スタックにオートマチックに退避したあと、００６６にジャンプすることである。
これは日本語に訳してみても、ちょっとよくわからない文章です。
しかもタイミングチャートがまたよくわかりません。
文章からすると、ＮＭＩが受け付けられたあとの、Ｍ１にあるＰＣというのは、Ｎｅｘｔ Ｉｎｓｔｒｕｃｔｉｏｎのアドレスということらしいのですけれど、そこから先にどうなるのかが全くわかりません。
これについては、たまたま手元にシャープ㈱のＺ８０テクニカルマニュアルがありましたので、それを見てみたのですが、全く同じ内容でした。
それともうひとつ、上の文章では、ＮＭＩが受け付けられるタイミングについては、全く書かれていません。
「通常のｉｎｔｅｒｒｕｐｔと同じ」だなんて、それは、手抜きでしょうよ。
んじゃ、ということで、通常のｉｎｔｅｒｒｕｐｔについて見てみましたら、
［出典］Ｚｉｌｏｇ社Ｚ８０ＣＰＵ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ
なるほど、ここにはちゃんと書いてありました。
ということは、ＩＮＴもＮＭＩも各命令の最後のクロックの上がりエッジで検出される、ということですね。
ところで、ここで素朴な疑問です。
ＩＮＴはＥＩ、ＤＩによって制御できます。
でも、ＮＭＩはソフトウェアでは禁止することができません。
そう書いてありますし、なんたって、Ｎｏｎ Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔなのですから、信号が入ったら、必ず、直ちに、００６６にジャンプしてしまいます。
すると…。
もしも、００６６にジャンプしてＮＭＩ処理ルーチンを実行しているときにも、まだＮＭＩ信号がアクティブのままだったら…。
都合が悪いのではありませんか？
その疑問に対しては、Ｚ８０の端子説明のところに書いてありました。
［出典］Ｚｉｌｏｇ社Ｚ８０ＣＰＵ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ
ｎｅｇａｔｉｖｅ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄと書いてあります。
ちなみに、ＩＮＴのほうは、このように書いてあります。
［出典］Ｚｉｌｏｇ社Ｚ８０ＣＰＵ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ
ＩＮＴのほうは、ａｃｔｉｖｅ Ｌｏｗですから、Ｌｏｗレベルの入力信号です。
そのＬｏｗレベルが命令の最後のクロックの上がりエッジで検出される、ということですから、ここは素直に納得、です。
ＩＮＴ割り込みは、受け付けられると、自動的に割り込み禁止状態になりますから、Ｌｏｗレベルのままであっても、重ねて割り込みが受け付けられることはありません。
もちろん割り込み処理が終わって、ＥＩ命令が実行されるまでの間には、Ｈｉｇｈに戻しておく必要があります。
さもないと、割り込み処理が終了した直後にふたたび割り込みが受け付けられてしまいます。
ところで、ＮＭＩのほうは、さきほどの文章にありましたように、ｎｅｇａｔｉｖｅ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄです。こちらのほうはＩＮＴとちがって、信号のｎｅｇａｔｉｖｅ－ｅｄｇｅつまり信号の下がりエッジのみが有効ということです。
いちど信号がＨｉｇｈになってからでないと、ふたたび検出されることはない、ということになりますから、それならば、マスクできなくても、割り込み処理の間に重ねて受け付けられることはない、ということになります。
ところで（と、ところでばかりが続きますが）ＮＭＩはＩＮＴと同じく、命令の最後のクロックの上がりエッジでサンプリングされるとのことなのに、その一方で、ＮＭＩはその信号の下がりエッジのみが有効というのは、一体どういうことなのか？とさらに疑問が浮上してくるのでありますが、これはおそらく、ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄという言葉に意味があるような気がします。
多分、ＮＭＩの下がりエッジがトリガとなって、ＣＰＵ内部のどこかにＮＭＩの入力がラッチされ、それが命令の最後のクロックで検出される、のではないかと考えられます。
それについては、［第４３５回］でご紹介したＺ８０の「Ｄａｄａｓｈｅｅｔ」に、次のような説明がありました。
Although NMI_ is an asynchronous input,to guarantee its being recognized on the following machine cycle,NMI_'s falling edge must occur no later than the rising edge of the clock cycle preceding the last state of any instruction cycle(TLI).
ＮＭＩは、非同期入力（おそらくＣＰＵクロックと同期していなくていい、という意味）だけれども、その入力に続くマシンサイクルで認識されるためには、命令の最後のクロックの上がりエッジよりも前にＮＭＩの下がりエッジがなければならない、と書いてあります。
ＮＭＩはレベルではなくて、下がりエッジがトリガになるのだけれど、それがＣＰＵによってサンプリングされるのは、それよりもあとにある命令の最後のクロックの上がりエッジなので、そのクロックの上がりエッジよりもあとにＮＭＩ（の下がりエッジ）が入力されたら、次の命令の最後のクロックにならないと、そのＮＭＩは認識されないよ、ということでしょう。
今回はステップ動作のためのＩＮＴ回路について説明をするつもりだったのですが、ついＮＭＩにはまってしまって、時間がなくなってしまいました。
ＩＮＴおよびステップ回路についてはまた次回に、ということにいたします。
２０１０．２．２０ｕｐｌｏａｄ
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