トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第３９０回］
●４ＭＨｚでＪＭＰ命令が実行できるようになりました
前回書きました４ＭＨｚではＰＣＷＲＬが出力されない原因について考えました。
ロジアナのサンプリングクロックは１００ＭＨｚ（サンプリングタイムは１０ｎｓ）と超高速なのですが、それでも４ＭＨｚでの出力波形を正確に捉えるのには不十分です。
前回のロジアナの波形だけではちょっと判断が難しいのですが、どうやら４ＭＨｚのときにはＰＲＯＢＥ０３（前回の回路図で［５］のＮＡＮＤ回路からの出力）のパルス幅が２ＭＨｚ、１ＭＨｚのときに比べて狭いようです。
４ＭＨｚではそれを受けて出力されるＰＣＷＲＨ（ＰＲＯＢＥ０４）の出力幅は２０ｎｓほどになっています。
それに続く［１−４］のインバータの遅延時間は１０ｎｓぐらいと考えられるためインバータから出力されるＰＣＷＲＬのパルス幅はおそらく１０ｎｓ以下になってしまっていると考えられます。
それに対して２ＭＨｚ、１ＭＨｚの場合にはＰＣＷＲＨが３０ｎｓでＰＣＷＲＬは２０ｎｓあります。
この値もぎりぎりの値ですが、ともかくＰＣＷＲＨとＰＣＷＲＬがともに出力されるために２ＭＨｚ、１ＭＨｚではＪＭＰ命令が正しく実行されるのに対して、４ＭＨｚではＰＣＷＲＬが出力されないか十分なパルス幅にならないため、ＪＭＰ命令が正しく実行されないと考えられます。
さて、するとその理由は？
ということなのですが、理屈はよくわかりません。
この回路（前回の回路図を参照）は［１］と［２］のインバータの間に置いたＲＣ回路（およびインバータの遅延時間）によって幅の狭いパルスを発生させています。
Ｒは１ＫΩですがＣは実装していません。
この回路を決定する前に行なったテストでＣがなくてもそこそこのパルス幅が得られたためにＣについてはとりあえず実装しないこととしました。
クロックが１ＭＨｚ、２ＭＨｚではそれでよかったのですが、４ＭＨｚではそれではＣが不足するのではないかと考えました。
本当のところはよくはわかりませんが周波数が低いと容量の小さいコンデンサでは通り抜けることができませんが、周波数が高くなるとコンデンサ容量が小さくても楽に通り抜けてしまうことと何か関係があるのかも知れません。
考えていても始まりません。
思いついたらとにかくやってみることです。
未実装だったＰＣ０（Ａ０）回路のＣに５６ｐＦのセラミックコンデンサを実装してみました。
ＲＣ回路はＰＣ０（アドレスＡ０）の回路のほかにＰＣ１（Ａ１）〜ＰＣ３（Ａ３）にもありますが、Ａ０回路はＭＣＬＫそのものの立ち上がり、立ち下りのときにパルスを発生させるのに対して、Ａ１〜Ａ３回路ではその下位のアドレス信号の立ち上がり、立ち下りのときにパルスを発生させます。
Ａ０〜Ａ３の出力はＭＣＬＫに比べて低い周波数になりますから４ＭＨｚの場合でも今までと同じでそこには１ＫΩだけでＣは実装しないままにしました。
下はＰＣ０回路のＣに５６ｐＦのセラミックコンデンサを取り付けた写真です。
左側の○で囲んだところに５６ｐＦのセラミックコンデンサを実装しました。
その右側のＰＣ１（Ａ１）〜ＰＣ３（Ａ３）の回路にはコンデンサは実装していません。
５６ｐＦのセラミックコンデンサを実装したところを拡大しました。
５６ｐＦのセラミックコンデンサの左下の抵抗が１ＫΩです。
そのようにしてみたところ４ＭＨｚでもＪＭＰ命令が正しく実行されるようになりました。
たかが５６ｐＦのコンデンサ１個ですがその威力は絶大です。
前回と同じようにしてカメレオンロジアナで信号を観測してみました。
前回と同じで上から４ＭＨｚ、２ＭＨｚ、１ＭＨｚです。
ＰＲＯＢＥ０３〜ＰＲＯＢＥ０５の信号幅が前回よりも大きくなりました。
４ＭＨｚでもＰＲＯＢＥ０５（ＰＣＷＲＬ）が出力されるようになりました。
今回はＰＣＷＲ信号が問題になりましたが同じパルス回路を使ってＣＫｄｎＬ、ＣＫｄｎＨ、ＣＫｕｐＬ、ＣＫｕｐＨの各信号も出力しています。
参考までに各信号のパルス幅も確認してみました。
ＰＲＯＢＥ０６がＣＫｄｎＬ、ＰＲＯＢＥ０７がＣＫｄｎＨ、ＰＲＯＢＥ０８がＣＫｕｐＬ、ＰＲＯＢＥ０９がＣＫｕｐＨです。
１ＭＨｚはＣＫｄｎＬ、ＣＫｄｎＨのみの表示ですが、１ＭＨｚについては問題はありませんでしょう。
４ＭＨｚと２ＭＨｚのＣＫｄｎＬ、ＣＬｄｎＨはちょっと幅が狭いのが気になりますが今のところ問題なく動作していますのでこのまま様子を見ることにします。
もし誤動作するようなことがあればＣを１００ｐＦにすることで多分解決できると思います。
トランジスタでＣＰＵをつくろう！［第３９０回］
２０２１．８．２５ｕｐｌｏａｄ
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