トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第３９９回］
●４ＭＨｚでＡＤＤ、ＳＵＢが正しく実行されません（２）
前回からの続きです。
ロジアナで確認したところＡＤＤ命令の実行時にＡＬＵ回路からの出力にかなり激しい乱れがあることがわかりました。
ＭＣＬＫが立ち下がってからＡＬＵから出力される値が落ち着くまでに３００ｎｓ近くかかっています。
４ＭＨｚではＡＤＤ命令、ＳＵＢ命令が正しく実行されないのはそれが原因でした。
最初は回路のどこかの不具合でノイズ的な動作をしているのかと思ったりしたのですが。
落ち着いてよくよく考えてみるとクロックに関係なくその乱れた波形が同一波形に見えることからするとこれはノイズなどではなくて必然的にそのようになる理由があるに違いないと思えるようになりました。
そういうことならばその理由を追求するしかありません。
そこはまたロジアナの出番です。
そうそう。
ＡＬＵ回路は入力が変化するとそれに伴って出力も変化する回路でした。
最初はＡＬＵ回路の「出力」が乱れていると思ったのでしたがそうではなくて入力が変化しているのかもしれません。
そのあたりに注目してロジアナで確認してみました。
ＰＲＯＢＥ００はＭＣＬＫです。
ＣＰＵクロック２ＭＨｚで確認してみました。
ＭＣＬＫはその１／２の１ＭＨｚになります。
１周期は１μｓです。
ＭＹＣＰＵ４ＴＲの命令はＭＣＬＫが立ち下がったときにメモリーから命令コードを読むことから開始されます。
ＰＲＯＢＥ０１はアドレスＡ０です。
ＭＣＬＫが立ち下がってからアドレスが出力されるまでに４０ｎｓかかっています。
ずっと下の方ＰＲＯＢＥ１１はＤ０です。
ＡＤＤ Ａ，Ｂの命令コードは４０ですからＤ０は０です。
アドレスが出力されてからメモリからデータが出力されるまでに１２０ｎｓかかっています。
この２５６ＲＡＭは”−７０”のはずなのですがちょっと遅いようです。
かっての日立や富士通のメモリなどはめちゃくちゃ優秀でそれこそ超オーバースペックだったのですが、まあ今時の海外メーカー製のローコスト品ならばこんなものでしょう。
むむむ。
どうやら謎が解けてきたようです。
ここまででＭＣＬＫが立ち下がってからすでに１６０ｎｓ経過しています。
ＰＲＯＢＥ１０は７４ＨＣ１５７相当回路のＢレジスタ／外部データセレクト信号（Ｂｄｓｅｌ）です。
やっと命令がデコードされてその結果必要な信号線がアクティブになってきました。
Ｄ０＝０になってからＢｄｓｅｌ信号がＨになるまで５０ｎｓかかっています。
ＰＲＯＢＥ０６はＡレジスタのビット０出力です。
ＰＲＯＢＥ０７はＢレジスタのビット０出力です。
Ａ＝３、Ｂ＝５ですからそのビット０はともに１です。
ＰＲＯＢＥ０８はＢレジスタの後ろの７４ＨＣ１５７相当回路のビット０出力です。
Ｂｄｓｅｌ信号によってメモリからの出力データとＢレジスタの出力データが切り換わって出力されています。
ＰＲＯＢＥ０９はその後ろのＥＸＯＲ回路のビット０出力です。
この値がＡＬＵ回路のビット０の入力になります。
ということはこの値（ＰＲＯＢＥ０９）によってＡＬＵの出力は変化することになります。
そういうことか！
ＰＲＯＢＥ０２はＡＬＵ回路のビット０の［１］回路（ＮＡＮＤ）の出力です。
ＰＲＯＢＥ０６（Ａレジスタ）とＰＲＯＢＥ０９（Ｂ／ｄラインのＥＸＯＲ）とのＮＡＮＤなのでＰＲＯＢＥ０９の変化に伴って０→１→０というように変化しています。
この動きがさらに上位ビットの加算にも影響して、ＡＬＵの出力の乱れとして見えていたのでした。
立ち上がりはＰＲＯＢＥ０９と同時ですが立ち下がりは１０ｎｓ遅れています。
ＰＲＯＢＥ０３はそのＮＡＮＤ回路の後ろ［２］のインバータ回路です。
ＰＲＯＢＥ０２の反転出力です。
ＰＲＯＢＥ０４は後段のｈａｌｆ ａｄｄｅｒの［８］（ＮＯＲ）の出力です。
［第３９５回］のロジックシンボルで表現した回路図ではここが［３］になっていますが［８］の誤記です。
ここは後段ですから前段のＰＲＯＢＥ０３よりも少し遅れます。
しかし前段の［４］（ＮＯＲ）を経由していることから考えるととわずか１０ｎｓの遅れは立派です。
ＰＲＯＢＥ０５は［８］の後ろの［９］（ＮＯＲ）の出力です。
［８］よりも１０ｎｓ遅れて反転していますがなんたってトランジスタロジックであることを考えればこれも立派でしょう。
さてこうしてＡＤＤ Ａ，Ｂの動作を確認してみますと。
当初はＡＬＵ回路の遅れが大きいと思ったのですが、実際にはＡＬＵ回路自体の遅れはそれほどでもないことがわかりました。
ＡＬＵ回路としては最初の入力はＰＲＯＢＥ０９の出力がＨになったところからです。
上のロジアナ画像では１７８０ｎｓのところです。
ＡＬＵ回路のビット０からの出力はＰＲＯＢＥ０５の出力がＬになったところです。
１８１０ｎｓです。
入力から出力まで３０ｎｓです。
ＡＬＵ回路ではビット０の出力が順次上のビットに伝えられていきます。
前回のロジアナの画像で見るとその遅れはビット毎に１０ｎｓです。
ということはＡＬＵ回路としてはデータの入力から出力が確定するまでの処理時間は３０ｎｓ＋３０ｎｓ＝６０ｎｓです。
速いじゃありませんか。
うむむむ。
当初はＡＬＵ回路が遅いと思ったのですが、そういうことではありませんでした。
ここまででわかったことを整理してみます。
（１）ＭＣＬＫの立ち下がりからアドレスが出力されるまでの時間は４０ｎｓ
（２）そのあとデータがメモリから出力されるまでの時間は１２０ｎｓ
（３）そのあとＢレジスタの出力データがＡＬＵ回路に正しく入力されるまでの時間は７０ｎｓ
（４）ＡＬＵ回路の計算時間は６０ｎｓ
（１）から（４）の合計は２９０ｎｓになりますから前回の結果と一致しています。
ＡＬＵ回路からの出力が激しく乱れているように見えたのは、最終的にＡＬＵ回路の出力が確定するまでに入力データの変動などがそのまま出力に反映されるためで、ノイズや誤動作ではありませんでした。
ということになると、これだけ時間がかかるのは必然的なので仕方がないことになります。
つまり。
残念ながらＣＰＵクロック４ＭＨｚは諦めるしか仕方がないという結論です。
しかし。
ここで諦めてしまわないのが私のしつこいところです。
次回に続きます。
トランジスタでＣＰＵをつくろう！［第３９９回］
２０２１．９．８ｕｐｌｏａｄ
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