トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第４０３回］
●ＪＮＣ命令が正しく実行されません
ＳＷ／ＣＬＯＣＫ／ＭＥＭ基板もできましたので念のため最後の動作テストに取りかかりました。
そうしましたところ、なんとまさかのエラーです。
いや、そんなはずは…。
ＪＮＣ命令が正しく実行されません。
いえ、それ以前にキャリーフラグ自体が正しくＯＮ／ＯＦＦされません。
んな、ばかな。
何回やっても同じです。
ＣＰＵクロックを１ＭＨｚにしてもやっぱり異常です。
まさか、新しく作ったＳＷ／ＣＬＯＣＫ／ＭＥＭ基板のどこかにミスが…。
慌てて試作品の旧基板に交換してもやっぱりＣＦが誤設定されてしまいます。
確か先日までは正常に動作していたはず。
で。
あれこれ回路を変更する前のＭＹＣＰＵ４本来のＣＬＯＣＫ／ＭＥＭボードに取り替えてテストをしてみたところ、何事もなく正常に動作します。
どうやらＭＹＣＰＵ４ＴＲのためにあれこれ変更したＣＬＯＣＫ／ＭＥＭ回路のどこかに不具合の原因があるようです。
ロジアナで確認したところ、一旦セットされたＣＦが命令実行サイクルの最後のＭＣＬＫが立ち下がるところでクリアされてしまいます。
そのときのロジアナの波形を記録しておけばよかったのですが、つい記録をするのを忘れてしまいました。
今は対策をしてしまった後ですので再現できません。
とにかく。
そういうことになりますと。
あれか。
ひとつ思い当たることがありました。
今度はオシロスコープで確認をしてみました。
上側（ＣＨ１）はＭＣＬＫです。
下側（ＣＨ２）はＡＬＵＷＲ信号です。
この信号はＡＬＵ回路から出力されるデータをラッチするための信号ですが、同時にＣＦとＺＦをラッチするための信号でもあります。
ＭＣＬＫの立ち下がりのところにヒゲがあります。
やっぱりそういうことだったのでした。
時間軸を拡大しました。
ヒゲは１０ｎｓぐらいです。
ほんの一瞬なのですがＣＦのラッチ回路はこの１０ｎｓでも動作してしまうようです。
今回は困ったことではありますが、逆に言えばＭＹＣＰＵ４ＴＲのトランジスタ回路がいかに高速であるかの証明でもあります。
このヒゲの原因ですが。
下はＣＬＯＣＫ／ＭＥＭ回路の一部です。
ＣＬＯＣＫ／ＭＥＭ回路の回路図は［第４００回］でお見せしました。
そこではＷＲ１とＷＲ２の信号回路を変更しました。
ＡＬＵ回路が４ＭＨｚでも正しく動作するように信号のタイミングを半クロック後ろにずらしたのでした。
そのことが今回の新たな問題の原因になってしまいました。
ＷＲ１（ＡＬＵＷＲ）はＭＣＬＫとＣＬＫ＿とのＡＮＤから作っています。
ところが７４ＨＣ７４からの出力がわずかに遅れるために図のタイムチャートのようにＭＣＬＫの立ち下がりのところにヒゲができてしまいます。
これには気が付きませんでした。
さてヒゲの正体がわかったところで、それではどうやってこのヒゲをつぶすかという対策についてです。
正攻法で考えるとその対策はなかなかに難しいものになります。
まあ、あまりまっとうな方法ではありませんけれど、ここはやっぱり、あれです。
コンデンサでつぶしてしまうのが簡便でありましょう。
７４ＨＣ０８の出力部に２７０ｐＦのセラミックコンデンサを取り付けました。
２７０ｐＦを追加したあとのオシロスコープの画像です。
コンデンサをつけたために本来のＡＬＵＷＲ信号もシャープな立ち上がり、立ち下がりではなくなってしまいましたが、この程度のことは回路の動作には影響ありません。
ＳＷ／ＣＬＯＣＫ／ＭＥＭ基板の裏側に２７０ｐＦセラミックコンデンサを追加しました。
今回の問題は基板ができてきてからわかったことですのでこうするしかありません。
その部分の拡大写真です。
ＩＣ２（７４ＨＣ０８）のｐｉｎ８とＧＮＤ（ｐｉｎ７）に２７０ｐＦのセラミックコンデンサを取り付けました。
このようにしたところＪＮＣ命令もＪＮＺ命令も問題なく実行されるようになりました。
トランジスタでＣＰＵをつくろう！［第４０３回］
２０２１．９．１６ｕｐｌｏａｄ
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