トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆
見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆
［第４２１回］
●バイナリカウンタ回路の改良（１１）
前回は最後のところで「ＣＫＶのパルス幅が狭いのが心配」ということでパルス発生回路のインバータのＣ１８１５のベース抵抗を１００ＫΩに変更してみました。
それでパルス幅も広がったので「そのほうが安心」ということで終りました。
しかし実際のところどの程度のパルス幅ならば安心なのでしょうか。
そこのところを確認できればそれこそ本当に安心だと言えます。
どうすればそれを確かめることができるでしょうか？
それはちょっと難しいように思えましたが。
やっぱり一晩寝るといい考えが浮かぶようになります。
当初はベース抵抗を２００ＫΩにしていました。
その後に１００ＫΩに変更しそれから５１ＫΩに変えてそしてまた最後に１００ＫΩに戻しました。
いっそのこと通常のインバータ回路と同じように５１ＫΩに並行にスピードアップコンデンサ２２ｐＦをつければ回路としては通常のインバータ１段だけの遅延になります。
そこで発生するパルス幅は最短になります。
もしそのパルス幅でもカウンタ回路が正常に動作したならば。
５１ＫΩだけで２２ｐＦなしの回路にしても大丈夫だということになります。
そのように思い付いて今回試してみたのが下の回路です。
図の下側部分にクロックを入力してその立ち上がりのところで幅の狭いパルス（ＣＫＶ、ＣＫＧ）を発生させる回路があります。
左からインバータ、ＮＡＮＤ、インバータと並んでいる回路です。
その前段のインバータのＣ１８１５のベース抵抗を５１ＫΩに戻してさらに２２ｐＦを付け加えました。
これで後段のインバータと全く同じ回路になりました。
下はそのように変更した回路を実際に動作させてオシロで観測した波形です。
上側（ＣＨ１）はＣＫＩＮ（１ＭＨｚ）です。
下側（ＣＨ２）はＣＫＶです。
これはＣＫＶに後段のインバータ以外には何も接続していないときのパルス波形です。
下はＣＫＶ、ＣＫＧにカウンタ回路を接続したときの波形です。
ＣＫＶが小さくなってしまいました。
ＣＫＶにはゲート回路のＡ１０１５からベース電流が流入します。
ベース抵抗は５１ＫΩですからわずかな電流（０．１ｍＡ）ですがそれでもこれだけ幅の狭いパルスではかなり影響があるようです。
水平時間軸を拡大しました（下の写真）。
２．５Ｖ近辺でのパルス幅は１０ｎｓ以下のように見えます。
はたしてこんなパルスで大丈夫か？
それにしても波形がかなり乱れています。
多分こんないい加減な状態でテストをしているからだと思います（下の写真）。
一番下が「クロック発生回路」で真ん中が「エッジパルス発生回路」でその上に半分見えているのが「カウンタ回路」です。
各基板の間は電源も信号線もミノムシクリップケーブルで接続しています。
こんないい加減な状態でも動作してくれるというのはデジタル回路ならではのことです。
下はＣＫＧの波形です。
水平時間軸を拡大しました（下の写真）。
ＣＫＧのパルス幅は１５ｎｓぐらいです。
さてそれで肝心のカウンタ動作はどうでしょうか？
おお。
ちゃんと動いていますね。
上側（ＣＨ１）は入力クロック（ＣＫＩＮ。１ＭＨｚ）です。
下側（ＣＨ２）はＱ＿出力です。
水平時間軸を拡大しました（下の写真）。
下はＱ出力とＱ＿出力の波形の写真です。
上側（ＣＨ１）はＱ出力です。
下側（ＣＨ２）はＱ＿出力です。
下はＧＡＴＥ出力（前回の回路の（Ｃ）点）の波形です。
上側（ＣＨ１）はＧＡＴＥ出力（前回の回路の（Ｃ）点）の波形です。
下側（ＣＨ２）はＱ＿出力です。
水平時間軸を拡大しました（下の写真）。
（Ｃ）点からＱ＿の出力までの遅延は１０ｎｓ以下です。
ここは［第４１９回］では２０ｎｓと仮定しましたがインバータ２段の遅延であることを考えるとそれが１０ｎｓ以下というのは信じられないほど短いです。
とにかく。
こういう結果が得られたということは。
エッジパルス発生回路の初段インバータのＣ１８１５のベース抵抗としてスピードアップコンデンサなしの５１ＫΩを使うことには全く問題はない、それで安全です、と結論してよいと思います。
やっと。
これにて一件落着です。
トランジスタでＣＰＵをつくろう！［第４２１回］
２０２４．２．１８ｕｐｌｏａｄ
前へ
次へ
ホームページトップへ戻る