ＰＩＣ−ＵＳＢＩＯ　ｕｓｉｎｇ　ＢＡＳＩＣ
〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜
ＵＳＢインターフェースを内蔵したＰＩＣを使ってＷｉｎｄｏｗｓパソコンで外部回路を制御するための各種Ｉ／Ｏ基板の製作記事です。
〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜〜

［第１６４回］



●ＰＩＣＵＳＢＩＯ−０３（１１３）ＥＵＳＡＲＴ（１５）同期モード（８）送受信プログラム（５）マスター受信／スレーブ送信プログラム（４）

前回からの続きです。

なぜ１ビットずれて受信されてしまうのか？
この現象については［第１６０回］で書いています。
そのときはマスターが送信でスレーブが受信でしたがそのあとも時々プログラムの動作テストのときに発生しました。
今まではしっかり追及しないままで来てしまいましたが、そこには何かそうなるわけがありそうです。
そこで前回のロジアナ波形を見ながら考えてみました。
すると。

おおそうか！
やっと核心に当たりました。

スレーブ側のプログラムがスタートしたときのクロックラインの状態に問題の原因がありました。
その前に同じ同期通信の動作テストをしていればクロックラインはアイドル＝Ｌのはずです。
スレーブ側のプログラムが起動して、そのあとマスター側の受信プログラムが起動すると３０行のｐｉｃｏｕｔ　ＴＲＩＳＢ，＄ＦＦの実行で一旦クロックラインは入力になってその結果ラインはＨになります。
スレーブはこれをクロックの立ち上がりパルスと誤認して最下位ビットを出力してしまいます。
その後にマスター側でＥＵＳＡＲＴ受信モードの設定が完了するとまずはクロックラインがアイドル＝Ｌになったあと正規のクロックを出力することになると考えられます。
そのために送信側と受信側でデータのズレが起きてしまうと考えられます。

こういう問題は今回の同期通信に限らず汎用のＩ／Ｏポートなどでも最初の初期設定のときとか入力と出力を切り替える設定を行なうときなどに出力ラインが本来想定していないクロックパルスを出してしまう結果となってシステムが誤動作してしまうことがよくあります。
そういうための対策はとくに最初の電源投入時などはなかなかにむつかしいものがあります。

この問題をクリアするのはちょいとホネだと思ったのですが。
問題を整理してみることで解決策がみつかりました。
それとこのところＤａｔａ　Ｓｈｅｅｔをいやになるほど読んでいたことも役に立ちました。

問題はスレーブ側がスタートしたときにクロックラインがＬだと発生します。
マスター側のプログラムが起動してＴＲＩＳＢに＄ＦＦが設定されることでクロックラインがＨになります。
するとそれをスレーブはクロックの立ち上がりエッジだと誤認してしまいます。
最初からクロックラインがＨならばこの問題は起きません。
データのズレが起きたり起きなかったりしたのはそこに理由があったと考えられます。
それならば先にマスター側のプログラムを実行してクロックラインを正規の状態にしてからそこでスレーブ側のプログラムが実行されるまでダミーループを作るなどして待つか一旦ブレイクしてスレーブが起動してからＧＯＴＯ文で続きを実行するという方法もないわけではありません。
しかしそれはいかにももたもたした方法です。
できればもう少しスマートに行きたいものです。

スマートな解決策はＤａｔａ　Ｓｈｅｅｔの中にありました。
クロックラインのロジックを負論理にすれば解決するはずです。
その場合にはデータはクロックの下がりエッジで出力されます。
クロックラインを負論理にするとクロックのアイドル状態はＨになります。
負論理の場合、クロックはアイドルの状態（Ｈ）からＬになることでスタートするのですが、クロック出力が開始される以前のＴＲＩＳＢがセットされてＩ／Ｏポートが入力になった時点からクロックラインはＨになっていますからそこからクロックが出力されるまでの間はずっとシームレスにＨ状態になるはずです。
付言するとＰＩＣＵＳＢＩＯ−０３のＴＸ／ＣＫ端子は起動時はＨレベルなのでそのときからクロックが出力される時までの間はずっとＨレベルのままだということが言えます。
そして同期マスター受信プログラムがもしクロックを負論理に設定した状態で起動されればプログラムを終了したあとはクロックラインがアイドル（Ｈ）になりますから次にプログラムが実行されたときも最初にクロックが出力されるまでの間はやっぱりシームレスにＨになっているはずです。
仮に何らかの理由でマスタープログラムが実行される前のクロックラインがＬだったとしてもプログラムが実行されることでクロックラインはまずＬからＨになります。
正論理ならばスレーブはそのとき最初のビットデータを出力してしまいますがスレーブも負論理に設定されていればデータを送出するのはクロックの下がりエッジになりますからデータは送出されません。

ＴＸ／ＣＫ出力はＢＡＵＤＣＯＮレジスタのｂｉｔ４（ＣＫＴＸＰ）を’１’にすることで負論理になります（［第１５７回］参照）。

マスタープログラムとスレーブプログラムのＴＸ／ＣＫのクロック極性を負論理に設定しました。

左側（マスター）の６０行の設定値を＄１８（ｂｉｔ４＝１）にしました。
右側（スレーブ）はクロックの設定は本来は不要だったのですが今回はクロックを負論理にするために１５行を追加しました。

今までと同様に右側のスレーブ側から先にプログラムを実行しました。

それから左側のマスター受信プログラムを実行しました。

ここまではうまくいきました。

念のためもう一度実行してみます。

先に右のスレーブ側から実行しました。

それから左側のマスタープログラムを実行しました。

うまく受信できました。

下はこのときのＣＰＬＤロジアナの画像です。

データはクロックの下がりエッジで変化しています。
’１０００００１０’なので逆にすると’０１０００００１’（’４１’）になります。

２番目のデータです。

’０１００００１０’は逆にしても変わりません。
’４２’です。

３番目のデータです。

’１１００００１０’なので逆にすると’０１００００１１’（’４３’）になります。

やっとこれで。
一件落着です。

ＰＩＣ−ＵＳＢＩＯ　ｕｓｉｎｇ　ＢＡＳＩＣ［第１６４回］
２０２３．１．２３ｕｐｌｏａｄ

前へ
次へ
ホームページトップへ戻る