２０２２．１．７
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第１１８回］


●ＣＰＬＤロジアナ（８）ＡＳ６Ｃ６２２５６

ＣＰＬＤロジアナはサンプリングクロックによってプローブ入力をラッチしてそれをそのままＲＡＭにデータとして書き込みます。
６２２５６ＲＡＭの容量は８ビット×３２７６８ですから８チャンネルのプロープ入力信号をそのまま８ビットのデータとして６２２５６に書き込むことで３２７６８回分の入力ラッチデータを記録することができます。
ＲＡＭの容量は固定なのでサンプリングクロックが変わっても記録できるデータ量は一定で変わりません。
クロックが速ければ１回のサンプリングデータをＲＡＭに書き込む速度も速くなります。
ここで問題になるのは最高速のサンプリングクロック２０ＭＨｚの場合のデータ書き込み速度です。
最初の試作版はＲＡＭとしてＩＳ６１Ｃ５１２８（５１２ＫＢ）を実装しました。
ＩＳ６１Ｃ５１２８を選択したのは現在でも普通に入手可能でかなりのメモリ容量であることがその理由でした。
ＮＤ８０ＫＬ／８６用に使っているＩＳ６１Ｃ５１２８はアクセスタイムが２５ｎｓなのでサンプリングクロックが２０ＭＨｚでも余裕で間に合います。
しかし試作を重ねていくうちにそれほどの容量はなくてもよいのではないかと考えるようになりました。
結局ＮＤ８０Ｚ３．５やＮＤ８０８０などで使っている６２２５６ＲＡＭに落ち着きました。
そのあたりのことについては前回でも説明をしました。
５１２ＫＢのＲＡＭから３２ＫＢのＲＡＭへの変更は容量のみを考えてしたことで、その時点ではＲＡＭのアクセスタイムについては考えていませんでした。
実際６２２５６を実装するように設計変更した試作版ができてきたときにそれ以前からの流れで普通に２０ＭＨｚのサンプリングクロックでテストしたのですが問題なく動作したのでそれでいいと思ってしまいました。
久し振りにＣＰＬＤロジアナについて書いていくなかで、本当に２０ＭＨｚで大丈夫か、ということがふと気になりました。
そこで６２２５６のアクセスタイムについて確認してみました。
今回ＣＰＬＤロジアナに使うことにしたＲＡＭはＡＳ６Ｃ６２２５６です。
あらためてデータシートで確認してみましたらアクセスタイムは５５ｎｓでした。

［出典］　Ａｌｌｉａｎｃｅ　Ｍｅｍｏｒｙ，Ｉｎｃ．　ＡＳ６Ｃ６２２５６　Ｄａｔａ　Ｓｈｅｅｔ

昔使っていた日立のＨＭ６２２５６などに比べたらかなり高速です。
しかしそれでも５５ｎｓではサンプリングクロック２０ＭＨｚには使えないのでは？
２０ＭＨｚの１周期は５０ｎｓです。
意識していなかったけれどこれはちょっとまずいのでは。

問題はサンプリングデータをＲＡＭに書き込むときの速度です。
記録したデータをＲＡＭから読み出すときはそれよりはうんと遅い速度で読み出しますから問題はありません。
ＲＡＭにデータを書き込むときの速度で一番問題になるのはサイクルタイムとＷＲパルスの幅です。
ここでＡＳ６Ｃ６２２５６のデータシートの値と比較するため、サンプリングクロックに同期してＣＰＬＤから出力されるＭＥＭＷＲパルスについて説明をしておきます。
ＣＰＬＤロジアナのＶＨＤＬプログラムでＭＥＭＷＲについて記述しているのは下の部分です。

--MEMWR
--
        MWR<=cntrL(2) or r_w or cntrH(15);--MWR_=cntrL(2)='0' and r_w='0' 
--

ｃｎｔｒＬ（２）がそのままＭＥＭＷＲ信号として出力されます（ｒ＿ｗとｃｎｔｒＨ（１５）は測定期間中であることを示す内部信号です）。
そのｃｎｔｒＬは３ビットのカウンタです。
下がｃｎｔｒＬについて記述しているプログラム部分です。

process(clkwk2,res_clr)
begin
        if res_clr='0' then
                cntrL<="000";
        elsif clkwk2'event and clkwk2='0' then
                if cntrL="100" then
                        cntrL<="000";                   
                else
                        cntrL<=cntrL+"001";
                end if;
        end if;
end process;

ｃｎｔｒＬはｃｌｋｗｋ２の下がりエッジによってカウントアップします。
そしてそのときにｃｎｔｒＬの値が”１００”だったならばそこでｃｎｔｒＬをクリアして”０００”にセットします。
下はそれを図で示したものです。

ｃｌｋｗｋ２にはそのとき選択しているサンプリングクロックに対応する周波数のクロックが入りますがここではサンプリングクロックが２０ＭＨｚのときについて書いていますので、そのときのｃｌｋｗｋ２は１００ＭＨｚです（プログラムの別のところで記述しています）。
ｃｎｔｒＬはｃｌｋｗｋ２の下がりエッジでクロックアップします。
厳密にいうとｃｎｔｒＬはｃｌｋｗｋ２の下がりエッジと同時ではなくてその直後のタイミングでクロックアップしますから、ｃｎｔｒＬがクリアされるのはｃｎｔｒＬが”１００”になった瞬間ではなくてそれよりもｃｌｋｗｋ２の１クロック分遅れたときになります。
そのｃｎｔｒＬ（２）がそのままＭＥＭＷＲ信号としてＣＰＬＤから出力されます。
そのパルス幅はＬ期間が４０ｎｓでＨ期間が１０ｎｓになります。
なおまた別のプログラム部分でｃｎｔｒＬ（２）の上がりエッジに同期してＲＡＭのメモリアドレスがカウントアップされます。
図の一番下にＣＰＬＤからＲＡＭに出力されるメモリアドレスのＡ０の波形を示しました。
また図では省略しましたが、これと同じタイミングでプローブ入力をラッチしてそれをそのままデータとしてＲＡＭに出力します。

下はＡＳ６Ｃ６２２５６のＷＲＩＴＥ信号のタイミング図です。


［出典］　Ａｌｌｉａｎｃｅ　Ｍｅｍｏｒｙ，Ｉｎｃ．　ＡＳ６Ｃ６２２５６　Ｄａｔａ　Ｓｈｅｅｔ

図中のパラメータについては下の表にまとめられています。


［出典］　Ａｌｌｉａｎｃｅ　Ｍｅｍｏｒｙ，Ｉｎｃ．　ＡＳ６Ｃ６２２５６　Ｄａｔａ　Ｓｈｅｅｔ

ＴＷＣはサイクルタイムです。
ＣＰＬＤロジアナではサンプリングタイム２０ＭＨｚのときのサイクルタイムは５０ｎｓですから規定値よりも５ｎｓ短い値になります。
ＴＷＰがＷＲＩＴＥ信号幅です。
ロジアナでは４０ｎｓですからこれも規定値に５ｎｓ足りません。
おそらくメーカーはワーストケースを想定して上記のような規定値を設定しているはずとポジティブに考えれば５ｎｓぐらいはなんとかクリアしてくれるのではと期待したいところです。
事実、上に書きましたように今のところ２０ＭＨｚでも特に書き込みエラーはおきていないようです。
それとこのＲＡＭは２．７Ｖ〜５．５Ｖの広い電圧範囲で動作します（今回の最初にお見せしたデータシートの中にその記載があります）。
そこには電流値としてＶｃｃ＝３Ｖのときの値を示しています。
そのことから類推すればＷＲＩＴＥサイクルの規定値もＶｃｃ＝３Ｖのときの値ではないかと考えても間違いではないように思えます。
一般にＣＰＵでもメモリでもＶｃｃを高くすればより高速動作が可能になると考えられます。
そのように考えればＶｃｃ＝３Ｖでは５５ｎｓ、４５ｎｓが最小値だったとしてもＶｃｃ＝５Ｖならばそれよりはもう少し余裕が出てきてもよいはずと思います。
しかしそれはあくまで希望的に考えたことなので、当ＣＰＬＤロジアナについてはサンプリングクロック２０ＭＨｚはとりあえず「おまけ」であると考えてください。

ＣＰＬＤ入門！［第１１８回］
２０２２．１．７ｕｐｌｏａｄ

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