●ＣＰＬＤロジアナ（１０）２５ＭＨｚでテスト（２）
前回からの続きです。
比較のためにまずはサンプリングクロック２０ＭＨｚでのＣＰＬＤからの出力波形をカメレオンロジアナで観測しました。
ＰＲＯＢＥ００はＣＰＬＤから出力されるメモリアドレスＡ０です。
サンプリングロックが２０ＭＨｚですから５０ｎｓごとにＨ、Ｌを繰り返しています。
ＰＲＯＢＥ０１はＣＰＬＤによってラッチされたＣＰＬＤロジアナのＰＲＯＢＥ０のデータです（ちょっとややこしいですね）。
ＣＰＬＤロジアナのＰＲＯＢＥ０にはクロック発生回路基板の４ＭＨｚ出力が入力されます。
Ｌ、Ｈがそれぞれ１２５ｎｓの波形ですが、それを５０ｎｓごとにラッチしたものがＲＡＭのデータのビット０になります。
もとの入力の１２５ｎｓを５０ｎｓごとにラッチしますからＣＰＬＤから出力される波形はＬ、Ｈのどちらかが１００ｎｓで他方が１５０ｎｓになります。
ＰＲＯＢＥ０２は間を１つ空けてビット２のデータになっています。
ＣＰＬＤロジアナのＰＲＯＢＥ２の入力です。
ＣＰＬＤロジアナのＰＲＯＢＥ２にはクロック発生回路基板の１ＭＨｚ出力が入力されます。
Ｌ、Ｈがそれぞれ５００ｎｓの波形です。
上の図ではちょうどＨ区間の５００ｎｓが見えています。
ＰＲＯＢＥ０３はＭＥＭＷＲです。
ＶＨＤＬでプログラムした通りＬが４０ｎｓ、Ｈが１０ｎｓ、周期が５０ｎｓの波形になっています。
そして下は今回のそもそもの目的のサンプリングクロック２５ＭＨｚでのＣＰＬＤからの出力波形をカメレオンロジアナで観測した波形です。
ＰＥＯＢＥ００〜ＰＲＯＢＥ０３はクロック２０ＭＨｚのときと同じです。
ＰＲＯＢＥ００はメモリアドレスＡ０です。
サンプリングロックが２５ＭＨｚですから４０ｎｓごとにＨ、Ｌを繰り返しています。
ＰＲＯＢＥ０１はＣＰＬＤロジアナのＰＲＯＢＥ０のデータ（４ＭＨｚ）です。
Ｌ、Ｈがそれぞれ１２５ｎｓの波形ですが、それを４０ｎｓごとにラッチしたものがＲＡＭのデータのビット０になります。
もとの入力の１２５ｎｓを４０ｎｓごとにラッチしますからＣＰＬＤから出力される波形はＬ、Ｈのどちらも１２０ｎｓになります。
計算が合いませんからどこかでどちらかが１３０ｎｓになるはずです。
あれ。
そうするとその部分も確認しなければならないか。
ま。
そのはずなのでそれについてはパスしてしまってもよいのですけれど…。
やっぱり確認しておきましょうか。
結局そこのところを確認するためにもう一度やり直しました。
やり直しついでにカメレオンロジアナに入力する信号も増やしました。
ＰＲＯＢＥ００はＣＰＬＤから出力されるメモリアドレスＡ０で、４０ｎｓごとにＨ、Ｌを繰り返します。
ここは上と同じです。
ＰＲＯＢＥ０１はＣＰＬＤロジアナのＰＲＯＢＥ０でラッチされたデータ（４ＭＨｚ）です。
Ｈ、Ｌが１２５ｎｓの入力データを４０ｎｓごとにラッチしたデータです。
この波形を追跡することになります。
ＰＲＯＢＥ０２はビット２のデータでしたがちょっと混乱しそうなのでここはＣＰＬＤロジアナのＰＲＯＢＥ１でラッチされたデータ（２ＭＨｚ）にしました。
Ｈ、Ｌが２５０ｎｓのデータです。
これも４０ｎｓでは割り切れませんね。
ＰＲＯＢＥ０３はＭＥＭＷＲです。
ＶＨＤＬでプログラムした通りＬが３０ｎｓ、Ｈが１０ｎｓ、周期が４０ｎｓの波形になっています。
ＰＲＯＢＥ０４とＰＲＯＢＥ０５を追加しました。
ＰＲＯＢＥ０４はクロック発生回路基板の４ＭＨｚ出力信号です。
ＣＰＬＤロジアナのＰＲＯＢＥ０でラッチされる前の信号です。
ＰＲＯＢＥ０４を４０ｎｓのサンプリングクロックでラッチした信号がＰＲＯＢＥ０１です。
理屈としては最大で４０ｎｓの遅れが発生します。
ＰＲＯＢＥ０５はクロック発生回路基板の２ＭＨｚ出力信号です。
ＣＰＬＤロジアナのＰＲＯＢＥ１でラッチされる前の信号です。
ＰＲＯＢＥ０５を４０ｎｓのサンプリングクロックでラッチした信号がＰＲＯＢＥ０２です。
こちらは最大で２０ｎｓの遅れが発生します。
さてそれで。
問題のＰＲＯＢＥ０１の波形（１２５ｎｓを４０ｎｓでラッチした波形）です。
上で書きましたように１２５ｎｓを４０ｎｓでラッチしていくと５ｎｓのずれが蓄積していくことになります。
どこかの時点でＨＬの一方が１６０ｎｓになるところが出てくるはずです。
波形を右にスライドさせていくとそれがみつかりました。
９００ｎｓから１０００ｎｓのあたりです。
ＰＲＯＢＥ０１のＨがＰＲＯＢＥ００の２周期（４０ｎｓ×４＝１６０ｎｓ）になっています。
スタートからちょうど１０００ｎｓのところです。
１０００ｎｓは４０ｎｓの２５個分です。
そして１０００ｎｓは１２５ｎｓの８個分でもあります。
端数の５ｎｓが８回蓄積すると４０ｎｓになりますからちょうど計算が合います。
ここまではＣＰＬＤロジアナでデータをＲＡＭに書き込む前の波形の様子です。
それが正しくＲＡＭに書き込まれるかどうかが肝心のところになります。
そこでいよいよＲＡＭから読み出したデータの検証です。
ＣＰＬＤロジアナのサンプリングクロック２５ＭＨｚの波形です。
ＰＲＯＢＥ０がクロック発生回路基板から出力された４ＭＨｚの波形です。
カメレオンロジアナで観測した波形とは微妙に違っています。
カメレオンロジアナの波形はＲＡＭに書き込む前のデータですがこちらはそれをＷＲＩＴＥ信号で「ラッチ」した値です。
それが両者の違いになっていると考えられます。
確認してみると２０００ｎｓでちょうど８周期が収まっています（２５０×８＝２０００）から２５ＭＨｚでも正しく機能していると考えられます。
ＰＲＯＢＥ１からＰＲＯＢＥ４もきれいな波形で乱れはありません。
ＰＲＯＢＥ５からＰＲＯＢＥ７は１周期の一部しか見えていませんが右にスライドしていけば１周期の全体を見ることができるはずです。
右にスライドさせました。
ＰＲＯＢＥ５のＨ区間が見えています。
４０００ｎｓです。
ＰＲＯＢＥ５は１２５ＫＨｚですから１周期は８０００ｎｓ、その半波は４０００ｎｓです。
ちょうど計算通りです。
さらに右にスライドさせました。
ＰＲＯＢＥ５を見ると９０００ｎｓ＋のあたりで立ち上がっています。
さきほどは５０００ｎｓ＋のあたりで立ち下がっていますからＬ区間も４０００ｎｓで計算通りです。
ＰＲＯＢＥ６は１３０００ｎｓ＋のあたりで立ち上がっています。
さきほどは５０００ｎｓ＋のあたりで立ち下がっていますからＬ区間は８０００ｎｓです。
ＰＲＯＢＥ６は６２．５ＫＨｚですから１周期は１６０００ｎｓ、その半波は８０００ｎｓです。
これも計算通りです。
さらに右にスライドさせました。
ＰＲＯＢＥ６が２１０００ｎｓ＋のあたりで立ち下がっています。
さきほどは１３０００ｎｓ＋のあたりで立ち上がっていますからＨ区間も８０００ｎｓです。
ちょうど計算通りです。
ＰＲＯＢＥ７も２１０００ｎｓ＋のあたりで立ち下がっています。
ＰＲＯＢＥ７は５０００ｎｓ＋のあたりで立ち上がっていますからＨ区間は１６０００ｎｓです。
ＰＲＯＢＥ７は３１．２５ＫＨｚですから１周期は３２０００ｎｓ、その半波は１６０００ｎｓです。
ちょうど計算通りです。
さらに右にスライドさせました。
ＰＲＯＢＥ７が３７０００ｎｓ＋のあたりで立ち上がっています。
さきほどは２１０００ｎｓ＋のあたりで立ち下がっていますからＬ区間も１６０００ｎｓです。
こちらもちょうど計算通りです。
最後までスライドさせました。
データエンドは１３０９２００ｎｓです。
１３０９２００／４０＝３２７３０になります。
ＲＡＭには３２７６８個のデータが書き込まれますがプログラムの都合で実際にそれを読み出して波形として表示するのは３２７３５個です。
最初の画面で先頭の０ｎｓの前に５バイト分の表示データがあるので（画面表示の都合で一部しか表示されていません）ＲＡＭに書き込みし、読み出したデータ数は２５ＭＨｚの場合も設計した通りの値になっています。
おお。
すごいじゃありませんか。
なんと２５ＭＨｚでも完璧に動作してしまいました！
ということなら２０ＭＨｚは大丈夫ということになります。
これにて一件落着、というところなのですが。
実はまだ続きがあります。
それは次回にて。
ＣＰＬＤ入門！［第１２０回］
２０２２．１．１１ｕｐｌｏａｄ
前へ
次へ
ホームページトップへ戻る