２０１９．２．２７
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第１３回］


●ＶＨＤＬプログラム（回路の記述）

ＣＰＬＤ用のＰＩＣＵＳＢＩＦの回路図はすでにお見せしていますが、今回の回路記述の説明のために回路図に信号名を追記しましたので、下に再掲いたします。

まずは回路図の左側部分の記述について説明します。
７４ＨＣ１３８と７４ＨＣ３２を使ってＳ９８ＯＵＴ、Ｓ９４ＯＵＴ、Ｓ９４ＩＮの３つの信号を作っている部分です。
７４ＨＣ３２はともかくとして７４ＨＣ１３８はどう書くのだろうかと考えてしまうかもしれません。
ＶＨＤＬプログラムを書くときはちょいと頭を切り換える必要があります。
回路の信号がどのように生成されるのかということを論理的に組み立てて考えます。
回路図では７４ＨＣ１３８から９８−９Ｂと９４−９７の２本の信号が出力されています。
７４ＨＣ１３８にはアドレスバス信号のＡ７〜Ａ２が入力されています。
そのＡ７〜Ａ２が１００１１０のとき（つまり９８〜９Ｂのとき）に出力９８−９Ｂがアクティブ（＝０）になります。
そのほかのときには出力９８−９Ｂは１になります。
そしてＡ７〜Ａ２が１００１０１のとき（９４〜９７のとき）に出力９４−９７がアクティブ（＝０）になります。
そのほかのときには出力９８−９Ｂは１になります。
そしてその出力９８−９ＢとＩＯＷＲがどちらも０のときにＳ９８ＯＵＴが０になります。
出力９４−９７とＩＯＷＲがどちらも０のときにＳ９４ＯＵＴが０になります。
出力９４−９７とＩＯＲＤがどちらも０のときにＳ９４ＩＮが０になります。
以上をＶＨＤＬで書いたのが下のプログラムです。

        process(IOWR,IORD,Ain)
        begin
                        if Ain(7 downto 2)="100110" and IOWR='0' then
                                s98out<='0';
                        elsif Ain(7 downto 2)="100101" and IOWR='0' then
                                        s94out<='0';
                        elsif Ain(7 downto 2)="100101" and IORD='0' then
                                        s94in<='0';
                        else 
                                s98out<='1';
                                s94out<='1';
                                s94in<='1';
                        end if;
        end process;

全体のプログラムリストは［第１０回］でお見せしました。
上のプログラム部分はＶＨＤＬプログラムリストの終わりに近いところにあります。
回路図では信号入力の一番初めの部分になりますが、ＣＰＬＤでは必ずしもＶＨＤＬで記述した順に実行されるわけではありません。
論理的な信号のまとまりは
ｐｒｏｃｅｓｓ（）
ｂｅｇｉｎ
と
ｅｎｄ　ｐｒｏｃｅｓｓ；
で囲んでひとつのまとまりとして記述します。
ｐｒｏｃｅｓｓの（）の中には、そこで使う入力信号名を列記します。
（）の中に記述し忘れても、プログラム全体のどこかで定義されていればコンパイルエラーにはならないようですが、コンパイラはプログラムの初めの部分から順に読み込んで解釈していくようなので、読み込まれた時点で定義部分がまだ読み込まれていないと警告メッセージが出されます。

Ａｉｎ（７　ｄｏｗｎｔｏ　２）のように２つ以上の信号をまとまった１組の信号として扱うときに、その信号と定数の比較やその信号に定数を代入するときは定数を”　”で囲んで示します。
これに対してＳ９８ＯＵＴなどの単独の信号の場合には定数は’　’で囲んで示します。
上の式の中の＜＝は大小関係を示しているのではありません。
ＶＨＤＬでは「＜＝」は「代入」の意味で使われます。

以上をふまえて上のプログラムリストを見ると、その上に書いたＳ９８ＯＵＴ、Ｓ９４ＯＵＴ、Ｓ９４ＩＮの各信号の生成についての説明をそのまま式にしているだけだということが理解していただけるのではないかと思います。

本日は時間がなくなってしまいました。
回路図の残りの部分については次回以後に説明の予定です。

ＣＰＬＤ入門！［第１３回］
２０１９．２．２７ｕｐｌｏａｄ

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