［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第１３０回］
●ＣＰＬＤロジアナ（１９）ＶＨＤＬプログラム（３）
今回はサンプリングクロックのもとになるクロックを生成します。
サンプリングクロックは１００ＭＨｚ〜５００ＫＨｚまで８種あります。
その全てはもとになる１００ＭＨｚから作り出しますがそれぞれのクロックを個別にもとの１００ＭＨｚから作り出したのでは効率が悪いのでグループ分けをしてできるだけ無駄を省きます。
サンプリングクロックはその名の通りプローブから入力されるデータをラッチする周期を決めるクロックです。
それと同時にラッチしたデータをメモリに書き込むためのＷＲＩＴＥ信号の周期であるとともにメモリアドレスをインクリメントするためのクロックでもあります。
サンプリングクロックについては［第１１８回］で説明をしています。
ＣＬＫＷＫ２を５分周したものがサンプリングクロックになります。
ここではそのＣＬＫＷＫ２を１００ＭＨｚから作り出します。
しかし例外があってサンプリングクロック１００ＭＨｚはもとの１００ＭＨｚがそのままサンプリングクロックになります。
またサンプリングクロック５０ＭＨｚは１００ＭＨｚを２分周したものがサンプリングクロックになります。
--
--make clock for 50MHz,10MHz,5MHz
--clkwk(0)=50MHz clkwk(1)=25MHz
--
process(CLK)
begin
if CLK'event and CLK='0' then
clkwk<=clkwk+"01";--10M,5M
end if;
end process;
--
--make clk2mwk for 2MHz
--clk2mwk(3)=10mhz
--
process(CLK)
begin
if CLK'event and CLK='0' then
if clk2mwk="1001" then
clk2mwk<="0000";
else
clk2mwk<=clk2mwk+"0001";
end if;
end if;
end process;
--
--make clk2mwk2
--clk2mwk2(0)=5mhz clk2mwk2(1)=2.5mhz
--
clk2m<=clk2mwk(3);--10mhz
--
process(clk2m)
begin
if clk2m'event and clk2m='0' then
clk2mwk2<=clk2mwk2+"01";--1M,500k
end if;
end process;
--
-- select clock
--
clkwk2<=CLK when clkslct<="010" else --20MHz
clkwk(0) when clkslct="011" else --10MHz
clkwk(1) when clkslct="100" else --5MHz
clk2m when clkslct="101" else --2MHz
clk2mwk2(0) when clkslct="110" else --1MHz
clk2mwk2(1) when clkslct="111" else --500KHz
'1';
--
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２０ＭＨｚのＣＬＫＷＫ２は１００ＭＨｚ（ＣＬＫ）をそのまま使います。
１０ＭＨｚのＣＬＫＷＫ２は５０ＭＨｚです。
１００ＭＨｚの１／２です。
また５ＭＨｚのＣＬＫＷＫ２はそのさらに１／２の２５ＭＨｚです。
ＣＬＫＷＫはそれらのクロックを作成するための２ビットのバイナリカウンタです。
２ＭＨｚのＣＬＫＷＫ２は１０ＭＨｚですがこれは１００ＭＨｚを１０分周して作ります。
ＣＬＫ２ＭＷＫは１００ＭＨｚを１０分周するための４ビットの１０進カウンタです。
その最上位ビットＣＬＫ２ＭＷＫ（３）は１０ＭＨｚになります。
それをＣＬＫ２Ｍとします。
１ＭＨｚのＣＬＫＷＫ２は５ＭＨｚです。
これはＣＬＫ２Ｍ（１０ＭＨｚ）の１／２です。
また５００ＫＨｚのＣＬＫＷＫ２はそのさらに１／２の２．５ＭＨｚです。
ＣＬＫ２ＭＷＫ２はそれらのクロックを作成するための２ビットのバイナリカウンタです。
ＣＰＬＤ入門！［第１３０回］
２０２２．２．８ｕｐｌｏａｄ
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