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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第４６回］
●ＣＰＬＤ版ＶＧＡＩＦ（３）もとになる回路図
前々回、前回からの続きです。
前々回は水平同期回路の回路図をお見せしました。
前回は水平、垂直表示のためのＶＲＡＭアドレスの調整回路の回路図をお見せして、その説明をしました。
今回は残りの回路の回路図をお見せします。
いずれも製品版のＶＧＡ／ＣＲＴＩＦボードの回路からＶＧＡ回路のみを取り出して整理したものです。
前にも書きましたが、ＶＨＤＬプログラムを書くための参考にするつもりで整理したものですから、細部についてはいい加減に済ましてしまっているところもあります。
あくまで参考としてご覧ください。
下は垂直同期回路です。
下はＶＧＡＩＦ回路の中心となる部分です。
水平同期回路のカウンタ出力によってＶＲＡＭ（中央のＩＣ３８の６２２５６）アドレスをスキャンして出力した文字コードデータをキャラジェネＲＯＭ（２７Ｃ２５６）のアドレスＡ３〜Ａ１０に入力します。
キャラジェネＲＯＭのＡ０〜Ａ２には垂直同期回路のカウンタから縦方向の文字パターンを出力するためのラインデータ（０００〜１１１）が入力されます。
その結果ＲＯＭから出力される水平方向８ビットの文字パターンはシフトレジスタにラッチされたあと、ビットクロックによってパラレルシリアル変換されて映像出力回路に送出されます。
回路左側部分にはＣＰＵ側からＶＲＡＭアドレスに文字コードを書き込むためのアドレスバス、データバス回路があります。
下はＣＰＵ側からＶＲＡＭにアクセスするためのアドレスデコード回路です。
前々回、前回と今回見ていただいた回路全部をまとめて可能な限りＣＰＬＤに詰め込んでしまいます。
下が今まで見ていただいた回路をＥＰＭ７１２８ＳＬＣ８４に置き換えた回路図です。
７４ＨＣ２４５は残念ながら残ってしまいました。
ＥＰＭ７１２８ＳＬＣ８４のＩ／Ｏ端子のほとんどを使ってしまって、７４ＨＣ２４５を含めてＣＰＬＤ化するには端子数が足りなかったためです。
それにしても見事なほどのブラックボックスです。
ま。
図に描くだけならどうにでもできますけれど。
これで本当に期待した通りに動作してくれますでしょうか。
果たして期待通りに動作するＶＨＤＬプログラムは書けますでしょうか。
乞うご期待、であります。
ＣＰＬＤ入門！［第４６回］
２０１９．５．１１ｕｐｌｏａｄ
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