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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第４８回］
●１文字ずれています
前回からの続きです。
どこがおかしいかお分かりになりましたでしょうか。
前回お見せした写真の左端部分を拡大しました。
キー入力可能であることを示す＞マークは行の一番左端に表示されるはずなのに、２桁目に表示されています。
そして各行の左端、１桁目には「ゴミ」が表示されています。
ただのゴミではなくて、よく見ると規則性があります。
どの行も左端から５番目（本来なら４桁目）の文字が「ゴミ」として表示されています。
実はこれは当たり前のことでした。
ＶＨＤＬプログラムを書く時点では、ここのところはどうなるかわからないのでとりあえずは無視して書いてしまおう、ということで書いてしまったプログラムのせいでこのようなおかしな表示になってしまったのでした。
ＶＧＡ回路の文字表示は非常に高速で行なわれます。
水平方向の１ドットは３９．７２２ｎｓで表示されます（２５．１７５ＭＨｚ）。
１文字８ドットでは約３１７．７ｎｓです。
ここで水平方向の文字データが表示される仕組みを思い出してみてください。
水平方向のカウンタによって１文字表示期間（３１７．７ｎｓ）毎にＶＲＡＭをスキャンするアドレス信号が出力されます。
ＶＲＡＭには比較的高速アクセスできるＲＡＭを使っていますが、それでもアドレスが入力されてからデータが出力されるまでには７０ｎｓかかります。
そしてそのデータが次にキャラジェネＲＯＭのアドレスとして入力されます。
ＲＯＭのアクセスタイムは１５０ｎｓほどです。
つまりＲＡＭのアドレスデータが出力されてから実際にキャラジェネＲＯＭから文字表示パターンが出力されるまでには２００ｎｓ以上かかっていることになります。
その文字表示パターンはシフトレジスタにロードされたあとドット表示のためのカウンタ出力にしたがってパラレルシリアル変換されて映像表示回路に出力されます。
シフトレジスタにロードされるタイミングは各１文字分のドットの表示を開始するタイミングなのですが、上記の遅れがあるために、シフトレジスタにロード（ラッチ）されるタイミングは１文字分遅れた時点になってしまいます。
ですからなにも対策をしないでおくと上の写真のように１桁分遅れて表示されることになります。
どのような対策をすればよいのでしょうか？
実はもともとのロジックＩＣで構成したＶＧＡＩＦ回路ではそのことを考慮して表示期間をコントロールするプランキング信号の開始位置と終了位置を１桁分ずらすとともに、水平同期信号の位置もそれに合わせて調整しています（回路に７４ＨＣ７４を使ったＤ−ＦＦが２段使われているのはそのためです）。
基本的な回路はＶＨＤＬプログラムでも同じですから、同じような調整を行なう必要があります。
理由はわかりましたので、ＶＨＤＬプログラムをそのように直しました。
下はプログラムを変更したあと、１行分の表示文字数を確認している写真です。
あれ？
入力ミスがありますね。
途中で２を入力したつもりが０を入力してしまっています。
ま、でも表示桁数を確認するのに支障はありませんでしょう。
プログラムを修正する前は１桁目が右に１桁ずれていただけではなくて右端の８０桁目は表示されていませんでした。
プログラムを修正した結果、１桁目から８０桁目までが正しく表示されるようになりました。
ＣＰＬＤ入門！［第４８回］
２０１９．５．１４ｕｐｌｏａｄ
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