●Ｚ８０版ＴＫ８０のＬＥＤ表示（ＤＭＡ）回路（続き）
前回はタイマーＩＣ５５５の出力パルスの説明の途中で終わってしまいました。
ＴＫ８０の７セグメントＬＥＤ表示はＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）を利用したダイナミック点灯を行っています。
８桁のＬＥＤの表示データはＲＡＭのアドレスＦＦＦ８〜ＦＦＦＦにあります。
メモリの１バイトのデータが７セグメントＬＥＤの１桁に対応していて、データの各ビットが７セグメントＬＥＤの各セグメントに対応しています。
５５５から出力される数百Ｈｚのパルスによって、毎秒数百回、ほんのわずかな時間だけ、ＣＰＵの実行を中断して、メモリから強制的に読み出した表示データを、７セグメントＬＥＤ表示回路にラッチします。
ＣＰＵの実行を中断して、メモリから直接表示データを読み取るために、Ｚ８０のＢＵＳＲＥＱ端子にパルスを入れます。
このＢＵＳＲＥＱ信号が、前回説明の途中で終わってしまった、５５５からのＬ信号パルスなのです。
Ｚ８０はＢＵＳＲＥＱ端子をＬにすると、その間は命令の実行を中断し、アドレスバス（Ａ１５〜Ａ０）、データバス（Ｄ７〜Ｄ０）、ＭＲＥＱ、ＩＯＲＥＱ、ＲＤ、ＷＲ、ＲＦＳＨの各出力をハイインピーダンスにします。
ＢＵＳＲＥＱが受け付けられたことを示す信号として、ＢＵＳＡＫがＬになります。
外部の回路（ここでは７セグメント表示回路）は、ＢＵＳＲＥＱにＬ信号を入れて、それが受け付けられて出力されるＢＵＳＡＫ信号（ＣＰＵからのバス制御線がハイインピーダンスになったことを示す信号）を利用して、ＲＡＭに強制的にアドレス信号を出力するとともに、ＭＲＥＱ、ＲＤ信号も外部から送ることによって、ＣＰＵを介さずにメモリから直接データを読み出します。
これがＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）といわれる所以です。
今回の７セグメントＬＥＤ表示回路では、Ａ２〜Ａ０のみ強制的に変化させます。
残りのＡ１５〜Ａ３は抵抗でＶｃｃにプルアップしてありますからＡ２〜Ａ０以外は１になります。
ですからこの期間はＲＡＭにはアドレスとしてＦＦＦ８〜ＦＦＦＦが与えられます（ＲＡＭのそのアドレスが７セグメントＬＥＤ表示データバッファになっています）。
さてそこで、いよいよ、前回説明の途中になっていました、Ｚ８０のＢＵＳＲＥＱに入力される、５５５からの出力信号のＬの期間の根拠についての説明です。
ＢＵＳＲＥＱ信号がＬである期間中はＺ８０はお休みしてしまいますから、この期間はできるだけ短くする必要があります。
しかし余り短くて、Ｚ８０がＢＵＳＲＥＱ信号を受け付けてくれなくては、７セグメントＬＥＤに表示データをラッチすることができませんから、それでは困ります。
では、Ｚ８０は命令を実行していながら、どのようなタイミングでＢＵＳＲＥＱ信号の状態を確認するのでしょうか。それがわかれば、それをもとにして、ＢＵＳＲＥＱ信号のＬの期間の長さを求めることができます。
じつは、このＢＵＳＲＥＱのタイミングについて、私はちょっと勘違いをしていました（恥）。
ＢＵＳＲＥＱ信号は、各命令の最後のクロックで受け付けられるのだ、と思い込んでしまっていました。
Ｚ８０にはかなり実行時間がかかる命令（クロック数が多い命令）があります（１９クロック〜２３クロックの命令がいくつかあります）。そうすると、そういう命令を実行してもＢＵＳＲＥＱを受け付けられるようにするには、今回の回路のＣＰＵクロックは４ＭＨｚなので、１クロックは０．２５μｓですから、ＢＵＳＲＥＱのＬ信号幅は少なくとも６μｓは必要になる計算です。
５５５のパルス発生回路には、誤差の大きいセラミックコンデンサを使いますから（ここはアバウトでも構わない回路です）、その倍程度の値になるように、抵抗とコンデンサの値を決めたのでした。
ところが、それ（Ｚ８０のＢＵＳＲＥＱは各命令の最後のサイクルで認識されるということ）が私の勘違いだったのです。
念のためにと思って、Ｚ８０のデータシートを確認したところ、その間違いに気がつきました。
Ｚ８０のデータシートについては、現在でもＺｉｌｏｇ社のホームページからダウンロードすることができます。
データシートだけではなくて、Ｚ８０そのものも、Ｚｉｌｏｇ社は、まだ生産しているようです。
●Ｚｉｌｏｇ社のホームページ
Ｚｉｌｏｇ社のホームページ（http://www.zilog.com）です。
Ｐｒｏｄｕｃｔｓ→Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒｓ→Ｃｌａｓｓｉｃ Ｐｒｏｄｕｃｔｓの順にアクセスすると、Ｚ８０が紹介されているページになります。
Ｚ８０は、世界のエンジニアたちの間で今もポピュラーである（ｉｓ ｓｔｉｌｌ ｐｏｐｕｌａｒ ｗｉｔｈ ｅｎｇｉｎｅｅｒｓ ｗｏｒｌｄｗｉｄｅ）と、堂々の宣言です。
私は思うのですけれど、よく日本の技術はアメリカを抜いたとか、世界有数の経済大国である、などということを耳にするたびに、どうもそれは違っているのではないか、日本は今も昔もずっと背伸びばかりしている、底の浅い国なのではないか、と、そういう気がしてならないのです。
あれほど一世を風靡したはずのＺ８０でさえ、日本ではＮＥＣも東芝もシャープも、とうの昔に生産を中止してしまいました。でもＺｉｌｏｇはまだこうやって生産しているのですよねえ。
生産しているということは、ちゃんと需要もある、ということです。
日本じゃそういうものを作っても、使う人がいない、ということでしょうか。
秋葉原も多分同じようなものだと思いますが、当地名古屋の大須も、かってあれほど電子電気街としてにぎわったものが、いまや昔日の面影がどこにもない、ということと根は全く同じだと思います。
さすがアメリカです。
今も昔も日本は到底アメリカには敵わないなあ、という気がします。
いやおそらくＺｉｌｏｇ社だって、いまどきＺ８０を生産したところで、それがどれだけ利益に貢献するか、それほどの需要はアメリカにだってない、のではないかと思います。
でもＺｉｌｏｇ社は生産を続けているのです。
そこにアメリカの底力というか、多様性を見るような気がします。
日本の企業（近年の）は、あまりに利益本位になりすぎているように思えます。
産業を支えている、社会に貢献している、という自負心を失ってしまっているのではないでしょうか？
まあ、その点については、日本だけではなくて、アメリカだって似たようなものかもしれませんが（ねえ。ビ○・○イツくん）。
昔は今ほど豊かではありませんでしたが、人にも、企業にも、もう少しゆとりがあったように思います。
あ。つい横道にそれてしまいました。
Ｚ８０のデータシートです。
●Ｚ８０のデータシート
［出典］Ｚｉｌｏｇ社Ｚ８４Ｃ００ Ｐｒｏｄｕｃｔ Ｓｐｅｃｉｆｉｃａｔｉｏｎ
データシートといっても、３０ページ程度の簡単なものです。
このデータシートの中から、まずはＢＵＳＲＥＱ端子についての説明を見てみましょう。
●Ｚ８０の端子の説明
その説明はほかの端子と合わせて１ページにおさまっていますから、そこのところの１ページをそのままお見せすることにいたします。
［出典］Ｚｉｌｏｇ社Ｚ８４Ｃ００ Ｐｒｏｄｕｃｔ Ｓｐｅｃｉｆｉｃａｔｉｏｎ
でもこの説明だけでは、信号のタイミングについてはわかりません。
今度はＢＵＳＲＥＱ信号のタイミングについて見てみます。
●ＢＵＳＲＥＱのタイミング
［出典］Ｚｉｌｏｇ社Ｚ８４Ｃ００ Ｐｒｏｄｕｃｔ Ｓｐｅｃｉｆｉｃａｔｉｏｎ
おお。ここに書いてありました。
ｔｈｅ ｒｉｓｉｎｇ ｅｄｇｅ ｏｆ ｔｈｅ ｌａｓｔ ｃｌｏｃｋ ｐｅｒｉｏｄ ｏｆ ａｎｙ ｍａｃｈｉｎｅ ｃｙｃｌｅ
と書いてあります。
Ｚ８０のマシンサイクル（ｍａｃｈｉｎｅ ｃｙｃｌｅ）は３または４クロックから成っています。
Ｚ８０でのマシンサイクルとは、ＯＰコードフェッチサイクルやメモリＲＥＡＤ、メモリＷＲＩＴＥ、あるいはＩ／Ｏ ＲＥＡＤ、Ｉ／Ｏ ＷＲＩＴＥなどの各サイクルのことをいいます。
ＯＰコードフェッチサイクルはどの命令にも必ずありますが、命令によっては、ＯＰコードフェッチサイクルのあとに１つまたは２つののメモリＲＥＡＤ、メモリＷＲＩＴＥサイクルが続くものもありますし、Ｉ／Ｏ ＲＥＡＤ、Ｉ／Ｏ ＷＲＩＴＥサイクルが続くものもあります。
ここで、参考までに、各マシンサイクルについても見てみることにします。
●ＯＰコードフェッチサイクル
ＯＰコードフェッチサイクルは、ＣＰＵがメモリから命令コード（ＯＰコード）を読み込むマシンサイクルです。
［出典］Ｚｉｌｏｇ社Ｚ８４Ｃ００ Ｐｒｏｄｕｃｔ Ｓｐｅｃｉｆｉｃａｔｉｏｎ
ちょっと見にくいですが、Ｔ１〜Ｔ４の４クロックであることがわかります。
最初のマシンサイクルであるということで、Ｚ８０ではこのサイクルをＭ１サイクルとも言います。
そのことを示す信号としてＭ１が出力されます。
なおＺ８０は８０８０の命令コードを全て含んだうえで、残された未定義のコードに、多くの追加された命令を割り当てる方法として、２バイトのＯＰコードを定義しています。
その２バイトのＯＰコードを含む命令では、このＭ１サイクルも２回実行され、Ｍ１信号も続けて２回出力されます。
またＺ８０は、ダイナミックＲＡＭのリフレッシュ機能も備えていて、そのために、Ｍ１マシンサイクルの期間に、ダイナミックＲＡＭへのリフレッシュ信号が出力されます。
ＲＦＳＨは、その期間であることを示す出力です。
ダイナミックＲＡＭは、限られたメモリスペースの中で大容量化を実現するために、スタティックＲＡＭが通常４〜６個程度のトランジスタで１メモリセルを構成するのに対して、１トランジスタと１キャパシタ（コンデンサ）で構成されていて、１という情報は、その小さなコンデンサに蓄えた電荷によって維持されています。
このコンデンサは非常に微小なものなので、わずか数ｍｓ程度しか値を保持することができません。
また、その値を読み出すときに、コンデンサが放電されてしまうので、読み出すと同時に同じ値を再書き込みする必要があって、ダイナミックＲＡＭはそのための回路を自前で備えています。
その読み出し動作によって自動的に再書き込み動作が行われる機能を利用して、数ｍｓごとにダミーの読み出しをダイナミックＲＡＭに対しておこなうことを、リフレッシュといいます（これはわかりやすくするための説明で、正確にいうと、リフレッシュ動作と通常のＲＥＡＤ動作は異なっています）。
このリフレッシュによって、ダイナミックＲＡＭはデータを保持していますので、電源が切れたり、あるいはなんらかのトラブルでリフレッシュが行われないと、ダイナミックＲＡＭのデータは消失してしまいます。
パソコンのメモリもダイナミックＲＡＭ（略してＤＲＡＭ、ディーラムなどといいますね）ですから、電源を切るとＲＡＭ上の全てのデータは失われてしまいます。そのために電源を切る前に必要なデータはハードディスクに保存する必要が出てきますし、電源を入れたら、毎回ハードディスクからプログラム（ＷｉｎｄｏｗｓなどのＯＳプログラム）をダイナミックＲＡＭにロードする必要があるのです。
なお、一般的にＺ８０などの回路に使用するＲＡＭはダイナミックＲＡＭではなくて、リフレッシュの必要がないスタティックＲＡＭです。
スタティックＲＡＭも電源がＯＦＦになったら、データは消えてしまいますが、リフレッシュが不要なので、データを保持するための電圧を電池などで与えるようにすることで、電源ＯＦＦの間もデータを保持しておくことができます。
ＭＹＣＰＵ８０もスタティックＲＡＭである、６２Ｃ２５６互換品を搭載していて、３Ｖのボタン電池でデータのバックアップができる回路になっています。
今回設計したＺ８０版ＴＫ８０でも同じ回路にしてありますから、ボタン電池でＲＡＭのデータをバックアップしておくことができます。
さて、参考までにＯＰコードフェッチサイクル以外のメモリＲＥＡＤ、メモリＷＲＩＴＥサイクルとＩ／Ｏ ＲＥＡＤ、Ｉ／Ｏ ＷＲＩＴＥサイクルについても見てみることにします。
●メモリＲＥＡＤ、メモリＷＲＩＴＥサイクル
［出典］Ｚｉｌｏｇ社Ｚ８４Ｃ００ Ｐｒｏｄｕｃｔ Ｓｐｅｃｉｆｉｃａｔｉｏｎ
メモリＲＥＡＤ、メモリＷＲＩＴＥサイクルはＴ１〜Ｔ３の３クロックになっています。
図のＴｗは、外部からＷＡＩＴ信号を与えたときに強制的に挿入されるクロックです。
●Ｉ／Ｏ ＲＥＡＤ（ＩＮ）、Ｉ／Ｏ ＷＲＩＴＥ（ＯＵＴ）サイクル
［出典］Ｚｉｌｏｇ社Ｚ８４Ｃ００ Ｐｒｏｄｕｃｔ Ｓｐｅｃｉｆｉｃａｔｉｏｎ
８２Ｃ５５などのＩ／Ｏ用ＬＳＩはメモリに比べてアクセスタイムがやや遅いものが多かったため、Ｚ８０では、ＩＮ、ＯＵＴ関係のマシンサイクルは、強制的に１クロックが挿入されるようになっています。
そのため、Ｉ／Ｏ ＲＥＡＤ、Ｉ／Ｏ ＷＲＩＴＥサイクルはＴ１、Ｔ２、ＴＷＡ、Ｔ３の４クロックになります。
●ＢＵＳＲＥＱに必要な信号幅
ＢＵＳＲＥＱ信号のタイミングチャートの説明にありましたように、ＢＵＳＲＥＱ信号は、当初私が勘違いしていたように、各命令の最後で認識されるのではなくて、各マシンサイクルのそれぞれの最後のＴクロックで認識されることがわかりましたから、すると、各マシンサイクルは３または４クロックですから、ＣＰＵクロックが４ＭＨｚの場合、１μｓのパルス幅があればよいことになります。
しかし、それでは余りに余裕がありません。
で、ここはまあ２〜３μｓもあれば十分、ということになります。
ということで、５５５のＲＢを２．２ＫΩにしていたところを、３３０Ωにして、７セグメントＬＥＤがうまく表示されるかどうか確認してみました。
●ＢＵＳＲＥＱ信号の波形
やっと２μｓほどのＬ信号です。
計算では、０．７×３３０×０．０１≒２．３μｓになります。
やっぱり計算よりも少し小さい値になっています。
で、７セグメントＬＥＤの表示のほうなのですが、全く問題無く表示されました。
これで、ＲＢは３３０Ωにしても、７セグメントＬＥＤのダイナミック点灯は問題無く行われることが確認できました。
ただそれは、いうなれば限界を確認してみたまでのことで、ここまでパルス幅をしぼってしまって、コンデンサのばらつきや経年変化によって、ＬＥＤの表示が乱れるようなことになっては困りますから、ここはまあＲＢ＝１ＫΩ程度にしてもよいのではないか、と考えています（多分、約６μｓ）。
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