標準ＴＴＬだけ（！）でCPUをつくろう！（組立てキットです！）
(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第１７９回］

●ＡＮＤ、ＯＲ、ＸＯＲ回路の説明です

７ｓｅｇＬＥＤの回路ができあがって、２３２Ｃの回路まで動作したものですから、嬉しくなって、しばらくはそちらのご報告やら、思わぬトラブルの対処やらで、ここのところ、回路の説明が中断しておりました。

しばらくぶりですけれど、中断しておりました、残りの回路の説明を再開いたします。
今回はＡＬＵ（ａｒｉｔｈｍｅｔｉｃ　ａｎｄ　ｌｏｇｉｃ　ｕｎｉｔ）のうちの”ｌｏｇｉｃ”（論理演算命令）の回路についての説明です。
論理演算命令とは、ＡＮＤ、ＯＲ、ＸＯＲの演算命令のことです。
８０８０では、Ａレジスタに対してのみ演算が可能です。
Ａレジスタと、汎用レジスタ、メモリ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌ、Ｍ）との間で演算を行う、ＡＮＡ、ＯＲＡ、ＸＲＡの各命令と、Ａレジスタと定数との間で演算を行う、ＡＮＩ、ＯＲＩ、ＸＲＩの各命令があります。
いずれの命令も演算の結果はＡレジスタに格納されます。

ＡＮＤとかＯＲとかといえば、これはもう、ロジック回路の定番、基本中の基本です。
ＡＬＵ回路などというと、何かとてつもない回路のように思ってしまいそうですが、そのうちでも、この論理演算回路についていえば、ごくごく普通の、じつにありきたりのロジック回路です。
勿論ＣＰＵの命令回路ですから、データの流れをコントロールするための回路や、演算結果によって、セット、リセットされるフラグの操作などの回路が必要です（その辺はちょいと複雑ですから、それはまたタイミングチャートを使って説明をいたします）。

●ＡＮＤ、ＯＲ、ＸＯＲロジックの中心回路です


ＡＮＤ、ＯＲ、ＸＯＲの演算は、おなじみのゲートＩＣを、８ビット分使っています。
ＡＮＤは７４ＨＣ０８を２個、ＯＲは７４ＨＣ３２を２個、ＸＯＲは７４ＨＣ８６を２個です。
演算の結果は、７４ＨＣ２４４で内部データバス（ｉＢ０〜ｉＢ７）につながっています。ＡＮＤかＯＲかＸＯＲかのいずれかの回路につながっている７４ＨＣ２４４をアクティブにすれば、その結果はただちに内部データバスに出力されます。

問題はゲートの入力側です。
８ビットの入力信号が２組あります。
”Ａ”入力と”Ｂ”入力です。
Ａレジスタ、Ｂレジスタではありません。
名前が紛らわしいので、なんとかしようと考えたのですが、いい案を思いつきませんでした。
ここではＡＬＵ回路の”Ａ”（Ａ０〜Ａ７）と”Ｂ”（Ｂ０〜Ｂ７）ということにしておきます。

８０８０のＡＬＵ演算はＡレジスタの値と、もう一方の値との間で行い、その結果をＡレジスタに格納します。
そこで、Ａレジスタの値を”Ａ”のラインに乗せ、もう一方の値を”Ｂ”のラインに乗せるようにします。
”Ａ”のラインはＡレジスタからの出力をそのままつなげばよいように思われますが、そうするためには、Ａレジスタから内部データバスに値を出力して、その内部データバスをそのまま”Ａ”のラインにつなぐことになります。
すると結果をＡレジスタに格納するために、７４ＨＣ２４４をアクティブにした途端に、内部データバスの値が変化して、その途端に演算結果が変わってしまいます。
演算結果をＡレジスタに格納するためには、そのタイミングではＡレジスタは「出力」から「入力」に変わっている必要がありますから、結局どこかに値を保持しておくラッチが必要になります。

「つくるＣＰＵ」の回路では、入力側の”Ａ”、”Ｂ”にラッチを入れるように考えました。

●ＡＬＵのレジスタ”Ａ”とレジスタ”Ｂ”の回路です


データのラッチには汎用レジスタのＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌなどに使っているのと同じ、７４ＨＣ３７３を使います。
汎用のレジスタと違って、ＡＬＵ回路内にだけ出力されるローカルなレジスタですが、働きはれっきとした「レジスタ」ですから、ここではレジスタ”Ａ”、レジスタ”Ｂ”としています。
レジスタ”Ａ”は、ｒｅｇＡＷＲ信号をアクティブにすることで、内部データバス（ｉＢ０〜ｉＢ７）の値をそのままラッチします。
レジスタ”Ｂ”も、ｒｅｇＢＷＲ信号をアクティブにすることで、内部データバス（ｉＢ０〜ｉＢ７）の値をそのままラッチしますが、同時にＩＮＶｓｅｌをアクティブにしておくことで、１と０を反転した値をラッチするようにもなっています。
この機能は減算命令（ＳＵＢ）で利用されます。

これで、論理演算の「お膳立て」は整ったわけですが、これだけでは、「命令」としては実行されません。
このレジスタに値をセットしたり、結果を取り出して、Ａレジスタに格納したりするための回路が必要です。

●ＡＬＵ命令のデコード回路

順序として、まずは、命令のデコード回路から説明をすることにいたします。

ＡＬＵ演算命令の、ＡＤＤ、ＡＤＣ、ＳＵＢ、ＳＢＢ、ＡＮＡ、ＸＲＡ、ＯＲＡ、ＣＭＰは、命令コードの上位２ビットが１０の命令群です。

ニーモニック	命令コード
ＡＤＤ	10 000 sss
ＡＤＣ	10 001 sss
ＳＵＢ	10 010 sss
ＳＢＢ	10 011 sss
ＡＮＡ	10 100 sss
ＸＲＡ	10 101 sss
ＯＲＡ	10 110 sss
ＣＭＰ	10 111 sss

ｓｓｓはレジスタＡ〜Ｌ、Ｍ（メモリ）を示す、０００〜１１１の値

そして、ＡＤＤ〜ＣＭＰは、命令コードのＯＰ５〜ＯＰ３の３ビットによって選択されます。
ＡＤＩ〜ＣＰＩは、上位２ビットが１１で、かつ下位３ビットが１１０の命令群です。

ニーモニック	命令コード
ＡＤI	11 000 110
ＡＣI	11 001 110
ＳＵI	11 010 110
ＳＢI	11 011 110
ＡＮI	11 100 110
ＸＲI	11 101 110
ＯＲI	11 110 110
ＣＰI	11 111 110

ＡＤＩ〜ＣＰＩが、命令コードのＯＰ５〜ＯＰ３の３ビットによって選択されることは、ＡＤＤ〜ＣＭＰと同じです。

ＡＤＤ〜ＣＭＰは、ＯＰ７＝１、ＯＰ６＝０でセレクトしたあと、ＯＰ５〜ＯＰ３とともに、７４ＨＣ２３８によってデコードされて、各命令を選択する信号になります。
ＡＤＩ〜ＣＰＩは、その他の多くの命令のデコード回路で、１１ｘｘｘ１１０によって選択された信号を、同じ７４ＨＣ２３８に入力します。

ＡＬＵ命令回路は、最初にＡレジスタの値を、ＡＬＵレジスタ”Ａ”に入れ、もう一方のレジスタ、メモリ（Ａ〜Ｌ、Ｍ）の値か定数値をＡＬＵレジスタ”Ｂ”に入れることと、演算結果をＡレジスタに書き込むことは、共通な作業なので、その部分は個々の命令回路ではなくて、このデコード回路の部分でやってしまいます。

そのところは、タイミングチャートを見た方がわかりやすいですね。

●ＡＮＡ、ＯＲＡ、ＸＲＡ、ＡＮＩ、ＯＲＩ、ＸＲＩ命令のタイミングチャートです

レジスタ（Ａ〜Ｌ）に対する、ＡＮＡ、ＯＲＡ、ＸＲＡと、メモリ（Ｍ）に対するＡＮＡ、ＯＲＡ、ＸＲＡでは、レジスタ”Ｂ”にレジスタの値を入れるか、メモリの値をいれるか、のところだけが違っていますが、そのほかは全く同じです。
また、Ａレジスタと定数値との間で演算を行う、ＡＮＩ、ＯＲＩ、ＸＲＩは、メモリ（Ｍ）に対するＡＮＡ、ＯＲＡ、ＸＲＡとほぼ同じ動作です。

ＡＬＵ命令のデコード回路図の右の方で、Ｍ２でｒｅｇＲＤを出力しています。この期間にはｓ３〜ｓ０は出力されていませんから、ｓ３〜ｓ０＝１１１１でＡレジスタが選択され、その値が内部データバスに出力されます。
そしてＴ４でｒｅｇ”Ａ”ＷＲを出力していますから、内部データバスに出力されたＡレジスタの値が、ＡＬＵのレジスタ”Ａ”に書き込まれます。

同じ回路図の左の方で、Ｍ３でもｒｅｇＲＤを出力していますが、このときには、ＯＰ２〜ＯＰ０の値をそのままｓ２〜ｓ０に出力します。
それによって、レジスタＡ〜Ｌかメモリ（Ｍ）が選択され、その値が内部データバスに読み込まれます。
この値は、回路図の右の方、Ｔ６でｒｅｇ”Ｂ”ＷＲが出力されることによって、ＡＬＵのレジスタ”Ｂ”に書き込まれます。

ＡＤＩ〜ＣＰＩ命令のときは、Ｍ３のタイミングで命令コードの次のメモリアドレスから、そのメモリの値を読み込みます。そのためＭ３でＰＣｓｅｌがアクティブになって、ＰＣ（プログラムカウンタ）の値が、外部アドレスバスに出力されると同時にＭＥＭＲＤ信号が出され、内部データバスにはメモリの値が読み込まれます（ＰＣｓｅｌ信号がアクティブになると、ＭＥＭＲＤ出力からデータの読み込みまでが同時に行われます）。
この場合には、命令の最後のサイクル（Ｔ９）で、ＰＣ（プログラムカウンタ）を＋１するために、ＰＣｃｌｋが出力されます。

演算の結果は、ＡＬＵのレジスタ”Ａ”とレジスタ”Ｂ”に値が書き込まれた直後から確定します。
その結果は、内部データバスが開放されるＭ４の期間に内部データバスに送り出されます。この部分は各命令によって、アクティブにする７４ＨＣ２４４が異なりますから、個別の命令回路での制御になります。
そのようにして内部データバスに送り出された演算結果は、Ａレジスタに書き込まれます。ここはＣＭＰ命令以外は共通なのですが、回路の都合で、その部分も個別の命令回路に置いてあります。

●論理演算のコントロール回路

これが、その個別の論理演算回路です。

Ｍ４のタイミングでＡＮＡ（およびＡＮＩ）命令はＡｎｄＲＤをアクティブにします。
ＸＲＡ（ＸＲＩ）命令はＸｏｒＲＤをアクティブにします。
ＯＲＡ（ＯＲＩ）命令はＯｒＲＤをアクティブにします。
そして、そのいずれの命令の場合でも、Ｔ８でｒｅｇＷＲをアクティブにします。このとき、ｄ３〜ｄ０は出力されないので、ｄ３〜ｄ０＝１１１１でＡレジスタが選択され、内部データバスの値が書き込まれます。
同じＴ８で、ＨＦ（ハーフキャリーフラグ）とＣＦ（キャリーフラグ）がリセット（クリア）されます。
またＺＦ（Ｚｅｒｏフラグ）とＳＦ（ｓｉｇｎフラグ）は、このときの内部データバスの値によって、セット、リセットされます。
ＺＦｅｎｂｌとＳＦｅｎｂｌの回路は、ＩＮＲ（ＤＣＲ）レジスタ回路（［第５８回］）にあります。

ここではもうひとつ、ＰＦ（パリティフラグ）のセット、リセットをします。
パリティとは、ビットの１の数が偶数個あるか奇数個かを示す値です。
偶数個のときにパリティフラグがセットされ、奇数個のときにリセットされます。
この回路でも７４ＨＣ８６を使っています。
７４ＨＣ８６はＸＯＲゲートです。
２つの入力が、１、１か０、０でともに同じときに、出力が０になり、２つの入力が１、０か０、１の場合には、出力は１になります。
上の回路図のように７４ＨＣ８６を組み合わせた、最終段の７４ＨＣ８６ゲートの出力は、内部データバスの値の１のビットの個数が偶数の場合に０になり、奇数個の場合に１になります。
その結果によって、ＰＦｓｅｔ（パリティフラグセット）、ＰＦｒｅｓ（パリティフラグリセット）信号が出力されます。

●全命令のデコード回路

全命令のデコード回路は［第６１回］にあります。
ところが、このときにはまだ全ての回路ができていなくて、そこにある回路図では、命令のいくつかはデコードされていませんでした。
今回のＡＤＩ〜ＣＰＩ命令は、その回路図にはありません。
そこで、あらためて、最終的な命令デコード回路をお見せすることにいたします。

ＡＤＩ〜ＣＰＩは、回路図の中ほどの左側、７４ＨＣ２３８（３）の９ｐｉｎから出力されています。
２００９．３．９ｕｐｌｏａｄ

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