(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第５８回］
●いよいよ２枚目の基板の説明にかかります
前回まででやっと１枚目の基板の説明がほぼ終わりました。
実はまだ説明していない回路も残っているのですが、それは２枚目、３枚目の基板の回路に深くかかわっている部分ですので、関連している回路の説明をする時まで、おあずけ、ということに致します。
●最初はＩＮＲ、ＤＣＲ回路の説明です
２枚目の試作基板が、もうぼちぼち出来あがってくるころだと思います。
基板が出来てきたら、また写真に撮ってお見せすることにいたします。
それまでは、回路図とタイミングチャートを使って説明をしていくことにいたします。
最初はまず、ＩＮＲ、ＤＣＲ命令の回路の説明からスタートです。
アセンブラのニーモニックは、
ＩＮＲ ｒ または ＩＮＲ Ｍ
ＤＣＲ ｒ または ＤＣＲ Ｍ
です。
レジスタＡ〜Ｌ、またはＨＬレジスタで示されるメモリアドレスのデータを＋１（ｉｎｃｒｅｍｅｎｔ）、−１（ｄｅｃｒｅｍｅｎｔ）します。
マシン語コードは
ＩＮＲ が ００ｄｄｄ１００
ＤＣＲ が ００ｄｄｄ１０１
です。
ｂｉｔ７、ｂｉｔ６が０でｂｉｔ２＝１、ｂｉｔ１＝０でＩＮＲ、ＤＣＲ命令になります。ｂｉｔ０＝０がＩＮＲでｂｉｔ０＝１がＤＣＲです。
●ＩＮＲ、ＤＣＲ命令のデコード回路です
１枚目の基板はＭＯＶ、ＭＶＩとＨＬＴ回路のみでしたので、ＯＰコード（命令コード）の各ビットをゲートに入力して、それぞれの命令回路を選択する信号を得ていました。
しかし２枚目の基板は、命令の数が多いので、もっと効率良くデコードすることが必要になります。
そこで、上図のように、７４ＨＣ２３８を使って、ＩＮＲ、ＤＣＲ回路（およびその他の回路）をセレクトできるようにしました。
２枚目の基板に含まれている命令回路はこれだけではありません。
上の回路は、ですから命令デコード回路の一部です。
残りのデコード回路も、それぞれの命令の説明にしたがって、順次紹介していきます。
●ＩＮＲ（ＤＣＲ）レジスタの回路です
ＩＮＲ命令、ＤＣＲ命令の回路の説明に入る前に、ＩＮＲ（ＤＣＲ）レジスタについて説明をしておきます。
命令はＩＮＲ、ＤＣＲに分かれていますが、実際に命令を実行するのは共通の回路で、その中心は、４ｂｉｔのｕｐ／ｄｏｗｎカウンタ（７４ＨＣ１９１）２個です。
ＰＣ（プログラムカウンタ）はＲＥＳＥＴ信号によってクリアしなければならないため、クリア端子のある７４ＨＣ１９３を使いましたが、ＩＮＲ／ＤＣＲレジスタはクリアする必要が無く、ｕｐカウントとｄｏｗｎカウントの切換えをｐｉｎ５にＨかＬを与えることで行える便利さから、７４ＨＣ１９１を使うことにしました。
設計の初期には、各レジスタＡ〜Ｌを７４ＨＣ１９１で構成することも考えたのですが、そのようにしても、Ｍ（メモリ）に対するＩＮＲ、ＤＣＲ命令のためには、どの道ｕｐ／ｄｏｗｎカウンタが必要になってしまいます。
それに、Ａ〜Ｌレジスタはデータをラッチすることのみの機能に限定し、ＩＮＲ、ＤＣＲやローテイト命令の機能については、それぞれその機能のためのカウンタ回路、シフトレジスタ回路を用意することに決めてしまえば、Ａ〜Ｌには８ビットレジスタの７４ＨＣ３７３が使えることになります。
カウンタやシフトレジスタは４ビットなので、ＣＰＵの８ビットレジスタを構成するには、各２個を実装しなければならず、実装面積が増えてしまいますから、できれば避けたいところです。
以上のような理由から、Ａ〜Ｌレジスタに対するＩＮＲ、ＤＣＲ命令も、一旦ｕｐ／ｄｏｗｎカウンタ７４ＨＣ１９１にロードして、ｕｐ／ｄｏｗｎしたあと、またもとのレジスタに戻すように考えました。
面倒なようですが、メモリに対するＩＮＲ、ＤＣＲ命令と同じ回路で済みますから、かえって簡単になってしまいます。
ｕｐ／ｄｏｗｎカウンタそのものの回路はきわめてシンプルです。
下位４ビットを受け持つ７４ＨＣ１９１（Ｌ）からのキャリーが上位４ビット用の７４ＨＣ１９１（Ｈ）のｐｉｎ１４（ｃｌｋ入力）に入っています。こうすることによって、８ビットのｕｐ／ｄｏｗｎカウンタとして動作させることができます。
ｐｉｎ５（ｄ／ｕ入力）にＬを入力するとｕｐカウンタ、Ｈを入力するとｄｏｗｎカウンタとして動作します。
下位４ビット用の７４ＨＣ１９１のｐｉｎ１４（ｃｌｋ入力）にＬ→Ｈのパルスを入力するごとに、＋１または−１カウントします。
ｐｉｎ１１はＬＤ（ロード）端子です。ｐｉｎ１１をＬにすると、内部データバスｉｂ０〜ｉｂ７のデータがカウンタにロードされ、ｐｉｎ１１がＨになるとデータはカウンタにラッチされます。
カウンタからのデータは７４ＨＣ２４４を介して、ＩＮＲｒｅｇＲＤがＬのときに、内部データバスに出力されます。
●ＳフラグとＺフラグ
いままでに説明したＭＯＶ、ＭＶＩ、ＨＬＴ命令は、実行してもフラグに影響を与えません。
しかし、これから説明を進めていく命令は、実行することで、フラグに影響を与えるものが少なくありません。
ＩＮＲ、ＤＣＲ命令も、実行の結果によって、Ｓ（サイン）フラグ、Ｚ（ゼロ）フラグ、Ｈ（ハーフキャリー）フラグをセット、リセットします。
うっかりしていると、つい間違ってしまいそうなのですが、Ｃ（キャリー）フラグは変化しません。
Ｐ（パリティフラグ）もセット、リセットされるようですけれど、ＩＮＲ、ＤＣＲ命令でパリティフラグをセット、リセットしてみても余り意味はなさそうですし、当初はＺ８０と混同してＰ／Ｖ（パリティ・オーバーフロー）フラグとして考えていたものを、あとで削除してしまいました（［第１９回］）。
いまさらパリティフラグをセット、リセットするように考えるのも面倒なので、独断と偏見によって、ＩＮＲ、ＤＣＲ命令ではＰ（パリティ）フラグは変化しないことに決定しました。
さてそこで、Ｓ（サイン）フラグとＺ（ゼロ）フラグの回路の説明です。
この２つのフラグについては、ＩＮＲ、ＤＣＲ命令の実行結果だけではなくて、その他の命令の実行の結果であっても、命令の実行によって得られた結果の値によって、セット、リセットされます。
ですから、本当はＩＮＲ、ＤＣＲ命令の回路にくっついているのはおかしいようなものですが、フラグ変化を伴う命令の回路としては、ＩＮＲ、ＤＣＲ回路が一番最初に考えた回路でしたので、ついでにくっつけてしまいました。
ＳフラグとＺフラグは、計算の結果が出力される、内部データバス（ｉｂ０〜ｉｂ７）の値によって、セット、リセットされます。
８ビットの数を符号付の数として考えたときに、その値がマイナスということは、ｂｉｔ７＝１の値のことでした（［第１４回］参照）から、ｉｂ７＝１のときにＳフラグがセットされ、ｉｂ７＝０のときにリセットされます（Ｓフラグは値がマイナスであるときにセットされます）。
Ｚフラグはその名の通り、値が０のときにセットされ、０ではないときにリセットされます。
●Ｈ（ハーフキャリー）フラグ
ＩＮＲ（ＤＣＲ）レジスタの回路図の上の方にＨ（ハーフキャリー）フラグのセット、リセット回路があります。
ハーフキャリーフラグは、計算の結果、ｂｉｔ３からのキャリー（減算、ＤＣＲの場合にはボロー）がある場合にセットされ、そうではないときにリセットされます。
ｂｉｔ３からのキャリー（下位４ビット用の７４ＨＣ１９１のｐｉｎ１３）をそのまま、Ｈフラグのセット、リセットに使わず、ＲＳフリップフロップで受けているのは無駄なように思えます。
このＲＳフリップフロップは、確かにＩＮＲ、ＤＣＲに対しては必要の無い回路なのですが、実は１６ビットレジスタに対するＩＮＸ、ＤＣＸ命令もこの回路を利用していて、ＲＳフリップフロップは、そのために必要な回路なのです。
この部分については、またＩＮＸ、ＤＣＸのところで説明をいたします。
●あれ？Ｃ（キャリー）フラグがある？
Ｈフラグの回路の下を見ると、なんと上位４ビット用の７４ＨＣ１９１のｐｉｎ１３からのキャリー出力を受けている、別のＲＳフリップフロップがあります。
上位４ビット用のカウンタからのキャリー出力ということは？
これってＣ（キャリー）フラグなんじゃないの？
でも確か上の説明のところで、ＩＮＲ、ＤＣＲ命令では、Ｃ（キャリー）フラグは変化しなかった、と書いていませんでした？
その通りです。
実はこのＲＳフリップフロップ回路は、Ｃ（キャリー）フラグをセット、リセットするための回路ではなくて、その上のＨ（ハーフキャリー）フラグ回路と同じで、ＩＮＸ、ＤＣＸ命令の回路のために必要なのです。
この回路についても、ＩＮＸ、ＤＣＸ回路のところで説明することにします。
この２つのＲＳフリップフロップは、ＩＮＲ、ＤＣＲ（およびＩＮＸ、ＤＣＸ）命令のときだけに使われる回路なので、ＯＰコードフェッチサイクルの最初のＴ０のタイミングでリセットするようにしてあります（フラグのリセットではありません。ＲＳフリップフロップのリセットです）。
ここで説明した各フラグのセット、リセット回路は、フラグそのものではなくて、フラグのセット、リセットをする回路です。
それじゃあ、いったいフラグそのものは、どこにあるの？
当然の疑問なのですが、今回は、もう時間が無くなってしまいましたので、フラグ本体についての説明、およびＩＮＲ、ＤＣＲ命令そのものの回路（ｕｐ／ｄｏｗｎカウンタだけでは、ＩＮＲ、ＤＣＲ命令は実行できません！）については、次回に説明することにいたします。
２００８．９．５ｕｐｌｏａｄ
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