私のＭＹＣＰＵ８０で、試してみますと、ＹＴ様がメールにかかれているとおり、あとのようにしたプログラムを実行すると、暴走してしまいます！
んな、ばかな！
ちょっと信じられないことがおきています。
ＲＺはＺフラグが立っているときにリターンしますが、そうでないときには、次の命令を実行します。
その前にＪＮＺを置いても、これは冗長なだけで、動作には変わりはないはずです。
ＹＴ様からのメールには、このＪＮＺはＲＺの動作がおかしいので、それを確認するために入れたものです、と書いてありました。
うーん。確かにおかしい。
でもＲＺもテストしたはずですから、そんなおかしなことはないはずです。
念のために簡単なテストプログラムを書いて試してみますと、ちゃんと正常です。
じつは、メールに添付していただいたプログラムでは、このＲＺを含むサブルーチンは２回ＣＡＬＬされているのです。
ところが不思議なことに、最初のＣＡＬＬでは全く異常は発生しないのに、２回目のＣＡＬＬになると異常が発生するのです。
普通、そのような動作をするときは、たいていはプログラムに問題があることが多いものです。
プログラムのどこかがおかしい、はず。
と思って、何回も見なおしてみたのですが、特におかしいところはありません。
リターン命令ですから、スタックがおかしくなるのでは？
そのへんの動作を確認するために、プログラムに手を加えて、何ヶ所かトラップをしかけて確認してみることにしました。
ところが…。
トラップを素通りしてしまうのです。
これは、おかしい！
確かに、ＣＰＵ回路で何かが起きている！
タイミングチャートを確認してみました。
ＲＥＴ命令のタイミングチャートはこちら（［第９８回］）にあります。
クロックが４ＭＨｚのままで２ＭＨｚに直してありませんが、タイミングチャートそのものは直すところはありません。
どこといっておかしいところはないようです。
しかし、どこかにおかしいところがあるはずです。
ところがさらにテストをするためにあれこれプログラムに手を加えているうちに、さらにおかしいことがおきてきました。
突然、プログラムが正常に動作するようになってしまうのです。
プログラムの解析のために、あるプログラム部分を書き加えると正常動作をするようになり、それを外すとまた異常になってしまいます。
いろいろ試しているうちに、どうもＲＺ命令の置かれているアドレスが異常動作に関係しているように見えてきました。
たとえば、さきほどのＪＮＺ命令を加えた部分で、ＪＮＺ ＡＡＡの代わりに、ＮＯＰを３回書いても、正常動作するのです！
でも、なぜ？
ひょっとすると、ＴＫ８０回路のＬＥＤ表示のためのＤＭＡ動作に関係があるのでは？
と考えました。
ＬＥＤ表示のＤＭＡ動作は、各命令のＭ１（Ｔ２、Ｔ３）のときに行われます。
ＬＥＤ表示のために強制的にＲＡＭアドレスを外部で変更してしまい、ＬＥＤ表示バッファの内容をＬＥＤに送る働きです。
ＲＥＴ命令（ＲＺも同じ）は、その直後のＭ２（Ｔ４、Ｔ５）のときにメモリ（スタック）からＰＣ（プログラムカウンタ）にリターン先アドレスを読み込みます。
ＤＭＡの動作がこのときに何かの影響を与えて、スタックから読み出したアドレスが変化してしまうのでは？（うわー、めっちゃおそろしい話！身の毛が総立ち！も、もうあかん。気分が悪くなってきた…）
こういうときは、頭から布団をかぶって寝てしまうに限ります。
で、そうしてしまいました。
翌朝、気を取り直して、再び追求を開始しましたところ。
あれ…？
直ってしまった…。
昨日のあれは、いったいなんだったのか…。
それこそ狐に化かされたような気分です。
これが、自分一人だけで経験したことでしたら、やっぱり、狐の仕業に違いない。ということでけりをつけてしまったかもしれません。
しかし、もとはＹＴ様が経験されたことからはじまったことですから、してみると私が狐に化かされた、というわけではなさそうです。
仕方がありませんから、ＹＴ様にお詫びとお願いのメールをお送りしました。
こちらでは異常が発生しなくなってしまいました。
（ＹＴ様はロジアナをお持ちなのだそうですので）申し訳ありませんが、そちらで調べてみてくださいませんか？
疑っているのはＤＭＡとスタックからの読み込みのタイミングです（そのあたりをロジアナで観測できれば、なにかがわかるのでは？）。
●異常の正体がみつかりました
翌日、ＹＴ様からメールが届きました。
犯人がみつかった、という知らせです。
犯人はＤＭＡではありませんでした。
ロジアナでＲＺの動作を観測したところ、おかしなところにヒゲがある。というのです。
ロジアナで観測した波形も添付していただきました。
もういちどさきほどの、ＲＥＴ命令のタイミングチャート（［第９８回］）を見てください。
ＲＺ命令で、条件が成立しなかったとき、つまりＺフラグが立たなかったときは、Ｔ４になると同時にＭｃｌｒ信号によってマシンクロックカウンタをクリアしてしまうので、それよりもうしろの動作は行われません。
の、はずなのですが。
ところがその後ろにある、ｒｅｇＷＲのｍｅｍ ｔｏ ＰＣＬのあたりにヒゲがある、のです。せいぜい１０ｎｓか２０ｎｓていどの幅の狭いヒゲなのですが…。
ＹＴ様がロジアナで観測されたポイントです。
下図は回路図№４の部分です。
図の左上、ＩＣ４２（７４ＨＣ３２）のｐｉｎ１、ｐｉｎ２、ｐｉｎ３が観測ポイントです。
さきほどのＲＥＴ命令のタイミングチャート（［第９８回］）と、ＲＥＴ命令の回路図（［第９８回］）から、Ｔ４のときにｒｅｇＷＲがＬになり、そしてＴ４の後半（ＣＬＫ２のＬのとき）に、ＩＣ４２のｐｉｎ３がＬになって、そのときにＰＣＬｒｅｇＷＲが出力されることがわかります。
しかし上でも書きましたようにＲＺで条件不成立のときには、Ｔ４でＭｃｌｒが出力されるので、そこまでは進まないはずなのですが…。
お送りいただいたロジアナの波形は、このようになっていました。
このパルス波形と、回路図から見る限り、ｐｉｎ３の出力は「ありえない」ものです。
ＹＴ様は「ｒｅｇＷＲがなまっているか、ＩＣ４２が異常なのでは？」と書いておられます。
で、「このヒゲはｐｉｎ３とＧＮＤ間に２７０ｐＦコンデンサをつけて退治したところ、正常動作するようになりました」と解決策まで書いてくださいました。
この波形を見たとき、私は回路の設計ミスにやっと気がつきました。
なんという、おばかなことを…。
当然、こうなる可能性に、気がつくべきでした。
（次回に続きます）
２００９．１０．２５ｕｐｌｏａｄ
前へ
次へ
ホームページトップへ戻る