トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第１７５回］
●マシンクロック（Ｔクロック）回路（２）
今回の回路もＰＩＣ−ＣＰＬＤロジアナで動作確認をしてみることにしました。
下はその測定を行なっているときの写真です。
左上がＣＰＵクロック基板です。
その下が今回製作したＴ０ーＴ７（Ｔ８−Ｔ１５）回路基板です。
右側はＰＩＣ−ＣＰＬＤロジアナ基板です。
測定した波形です。
この表示窓はスクロールバーがあることのほか、マウスを表示窓の右端に持っていってそこでドラッグすることで、表示窓を左右に広げることができます。
プログラムを自分で作っておいて、備わっている機能についてはすっかり忘れてしまっていました。
一番上の波形はクロックＥ（１２５ＫＨｚ）です。
その下は上から順にＴ０〜Ｔ６です。
Ｔ０〜Ｔ１５はクロックＥがＬの期間中（４μｓ）に出力されます。
各出力信号の幅はクロックＡ（２ＭＨｚ、０．５μｓ）の半幅（０．２５μｓ）です。
図の縦線の間隔は０．５μｓですから計算通りの波形になっています。
Ｔクロック回路基板は基板上にＴ０〜Ｔ７の連続する８出力回路しか載せていません。
ジャンパピンの設定によってＴ０〜Ｔ７の出力とＴ８〜Ｔ１５の出力を選ぶことができます。
同じ２枚の基板を作ってそれをつなぐことでＴ０〜Ｔ１５までの出力が得られるように考えてあります。
ところで、今のところＰＩＣ−ＣＰＬＤロジアナは同時に８ビットしか測定できませんから上の図のようにそのうちの１ビットをクロックＥに割り当てると、同時にはＴ０〜Ｔ６の７出力しか観測することができません。
そこでＴ７の波形を見るためにクロックＥを外して、代わりにＴ７をつないでみました。
見た目ではＴ７が一番上になっていますが、出力される順で見るとＴ０〜Ｔ７の順に並んでいます。
ジャンパピンの設定を変えて、Ｔ８〜Ｔ１４を観測してみました。
クロックＥがＬの期間のちょうど半分が過ぎたところにＴ８があります。
さきほどのＴ７と同様に、Ｔ１５が残ってしまいますから、Ｔ７のときと同じようにしてクロックＥの代わりにＴ１５をつないで観測しました。
クロックＥを外しているため、Ｔ０〜Ｔ７の観測画面と同じに見えますが、こちらはＴ８〜Ｔ１５の観測画面です。
ところで上の観測画面のところどころにゴミのようなパルスが見えることにお気付きのことと思います。
これは当初から想定していたことなのですが。
ＴクロックはＡ〜ＥのクロックのＡＮＤを取って作成します。
ところがＡ〜Ｅの各クロックはロジック回路を何段も通りながら出力されるため、どうしても出力に遅れが生じます。
その遅れが生じている信号のＡＮＤを取るために、遅れが無い場合には発生しないはずのヒゲが発生してしまいます。
下はクロックＥとＴ０の波形をオシロで観測した写真です。
本来のパルスのほかにかなりはっきりしたヒゲが見えます。
時間軸を拡大してみました。
この程度の時間軸ではパルス幅ははっきり読めませんが、ヒゲの幅は４０ｎｓぐらいはありそうです。
逆にＴ０は計算上は２５０ｎｓのはずなのですが、２００ｎｓを切っているように見えます。
１６０〜１７０ｎｓぐらいしかないように見えます。
Ｔ０の幅が狭いことも問題ですが、ヒゲも気になります。
ＭＹＣＰＵ８０でもこれよりは狭いものの同じようにヒゲがありました。
ＭＹＣＰＵ８０ではそのヒゲはコンデンサでつぶしたのですが、今回のように幅が広いヒゲをコンデンサでつぶすようにすると、せっかくのシャープな立ち上がり、立ち下がりのＴクロック出力そのものまでなまってしまいます。
ここは悩ましいところです。
最終的には全体では数千個のトランジスタ回路になる予定なので、全体の回路をつなげばその負荷容量のためにどうせ小さいパルスなどはつぶれてしまうとも考えられます。
しかし。
ちょっとヒゲが大きいので、ひょっとすると、Ａ〜Ｅの出力の足並みを揃えて出力させるように工夫する必要が出てくるかもしれません。
同期式カウンタの考え方ですが、教科書的な考え方をすると出力信号が細ってしまいそうです。
いずれそうならないような工夫も考えてみるつもりですが、そこに首を突っ込むと先に進めなくなってしまいます。
現状のヒゲがあるままで、しばらくはこのまま進むことにします。
トランジスタでＣＰＵをつくろう！［第１７５回］
２０１９．１１．６ｕｐｌｏａｄ
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