［新連載開始］Ｗ６５Ｃ０２マイコンボードの製作
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私としてはＷ６５Ｃ０２をさわるのは全く初めてです。何から何まで未経験です。さてどうなりますでしょうか。
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［第３３回］
●Ｗ６５Ｃ０２のクロック＆メモリＲ／Ｗタイミング（３）
前回はＷＲＩＴＥ信号を中心にＤＡＴＡ信号との関わりをオシロスコープで観測しました。
たまたまかもしれませんがＷＲＩＴＥ信号の立ち上がりの前後に十分なＤＡＴＡの出力期間が確認できました。
メモリやＩ／Ｏにとっては特にＷＲＩＴＥ信号が完全に立ち上がってしまうまでＤＡＴＡが安定していることが重要になります。
その点についてはひとまず安心できる結果が得られました。
しかし前回の終わりに書きましたようにＷＲＩＴＥ信号が立ち上がってからもかなり長い時間（といってもｎｓの単位の話ですが）書き込みデータが出力されているとなるとその次に来るべき次の命令コードの読み込みが相当に厳しくなるのではということが懸念されます。
ここまで来るとちょっとオシロスコープでは間に合いません。
ここはロジアナの出番です。
カメレオンロジアナでサンプリングクロック１００ＭＨｚで観測しました。
カメレオンロジアナは超安価な優れものです。
今どうなっているのか未確認ですが以前確認したときは販売されていなかったようです。
その後にＣＰＬＤロジアナを当社でも作ったのですがあれこれ利用のためにいじくった結果不具合が発生してそのまま現在に至っています。
直さなければとかさらなる機能強化をとか考えているのですが相変わらず手いっぱいでそのままになっています。
紺屋の白袴です。
余談はさておき上図の説明です。
前回のＣＰＵクロックは１２ＭＨｚでしたが今回は解析がし易いようにＣＰＵクロックは１０ＭＨｚにしました。
左端に信号名を書き加えました。
その下にＷＲ（Ｒ／Ｗ＿）とＣＰＵクロック（１０ＭＨｚ）があります。
今回のプログラムはアドレス８０００〜８００７と非常に短いプログラムなのでアドレスはＡ０〜Ａ３までを表示しています。
プログラムリストは［第２９回］にありますが参考までに下に再掲します。
0000 ;w65c02test15 26.7.31
0000 ;
0000 ;I/Otest
0000 ;
8000 org $8000
8000 ;
8000 0002 io=$0200
8000 ;
8000 loop:
8000 AD0002 lda io
8003 8D0002 sta io
8006 80F8 bra loop
8008 ;
8008 ;end
|
ロジアナは信号の解析をするのに強力な助っ人なのですがなにしろ波形しか見えませんからそこから解析するのは手間がかかります。
ということで解析のために必要と思われる情報を図に書き加えました。
タイミングの確認をするためにタテ線を追加したため波形そのものが見難くなってしまいました。
タテ線は緑と青の２色使っていますが見難いです。
なんなら画面をスクショして拡大してご覧ください。
緑はＣＰＵクロックの立ち下りに入れてあります。
ＣＰＵクロックの１サイクルの終わりを示す重要なポイントです。
青のタテ線はＷ６５Ｃ０２が出力するアドレスの変化点です。
ＲＡＭはここを起点として一定の遅れ時間の後にデータを出力します。
青のタテ線はもうひとつＲＡＭからのデータの出力の開始点にも引いてあります。
アドレスの出力からデータの出力までがＲＡＭ（ＨＭ６２８１２８）の出力遅延時間です。
図の下部に青色でその時間（単位ｎｓ）を追記してあります。
ここで気になる点があります。
前回書きましたようにＷＲＩＴＥの後のデータの保持時間が異常（？）に長いことです。
ＷＲサイクル後の次のサイクルのアドレス出力からデータが出力されるまでになぜか７０ｎｓもかかっています。
７０ｎｓはＷＲＩＴＥだけではなくてもう一箇所あります。
そうそう。
説明が後になってしまいました。
図の下部に赤色でアドレスを追記してあります。
アドレスは８０００〜８００７（実際はＢＲＡ命令の実行後に８００８が出力されています）なので下位１桁のみを表示してあります。
図の上部にはデータバスの値を１６進数で追記しました。
それで。
アドレス３のところも青色の数値が７０（ｎｓ）になっています。
ここはその前にアドレス０〜３のＡＤ０００２（ＬＤＡ ＄０２００）が実行されてアドレス０２００からデータ（Ｄ３）が読み込まれた次のサイクルのためのアドレス出力から命令コード（８Ｄ）が出力されるまでの期間です。
ＷＲＩＴＥのときと同じでなぜかここだけ７０ｎｓもかかっているために次の命令コードの読み取りタイミングまで２０ｎｓしかありません。
ロジアナのクロックは１００ＭＨｚなので１０ｎｓの誤差があります。
おいおいおい。
これはヤバい。
この数値から見るとＣＰＵクロック１０ＭＨｚがほぼ限界で１２ＭＨｚではひょっとするとこけるかも。
１４ＭＨｚは完全にアウトです。
むむむむむ。
なぜこうなるのか。
こうなるとＨＭ６２８１２８のＲＥＡＤタイミングも確認しなければなりませぬ。
ＨＭ６２８１２８のＲＥＡＤタイミングです。
［出典］Ｈｉｔａｃｈｉ，Ｌｔｄ．ＨＭ６２８１２８Ａ Ｄａｔａｓｈｅｅｔ
アドレス確定からデータ出力までの時間はｔＡＡです。
こちらはパラメータです。
［出典］Ｈｉｔａｃｈｉ，Ｌｔｄ．ＨＭ６２８１２８Ａ Ｄａｔａｓｈｅｅｔ
Ｗ６５Ｃ０２テストボードに今実装しているのはＨＭ６２８１２８ＡＬＰ−７ですから…。
うーん。
Ｍａｘ７０ｎｓですねえ。
合っていますけれど。
日本が誇る日立の半導体技術であります。
それがＭａｘぎりぎりつうのは納得できませぬ。
ま。
実のところこのＨＭ６２８１２８は出所不明の中古でありますからそこはありかもしれませんが。
やっぱりＩＮ、ＯＵＴの後だけ７０ｎｓつうのがどうにもひっかかりますです。
だって他のところは４０ｎｓか５０ｎｓですからさすが日立と言いたいです。
あっと。
２０ｎｓはＲＡＭではありません。
ここはディップスイッチの入力です。
それでも７４ＨＣ３２や７４ＨＣ１３８や７４ＨＣＵ０４を経由して７４ＨＣ２４５から読み込むのですからこの２０ｎｓは速いです。
あっ。
そうか。
ＣＳだ！
ｔＣＯ１もＭａｘ７０ｎｓですけれど。
普通のメモリのＲＥＡＤ／ＷＲＩＴＥではＣＳはＬになっています。
しかしＩＮ／ＯＵＴのときだけＩ／Ｏ回路をアクティブにするためその期間はＲＡＭアクセスを禁止しています。
ＩＮ／ＯＵＴが終った後でＣＳ（ＣＳ１）がアクティブになります。
そこには遅延があるはず。
回路図は［第１６回］を参照願います。
図では６２２５６を基準に描いていますからＣＥになっています。
このときのＷ６５Ｃ０２のアドレス出力からＣＥがアクティブになるまでの遅延時間はその経路により規定されます。
ＩＣ４（７４ＨＣ３２）→ＩＣ８（７４ＨＣ１３８）→ＩＣ１（７４ＨＣＵ０４）です。
これはやっぱり実測しなければいけませんね。
ＣＳを追加してもう一度そこのところを観測してみました。
ＣＳがアクティブになってからデータ出力が確定するまでの期間は５０ｎｓでした。
これは上で疑問だった７０ｎｓからＴＴＬロジックの遅延時間２０ｎｓを引いた値と一致します。
あれ？
このチャートだとＣＰＵクロックの立ち下りとデータ（命令コード）の出力が同じ…。
１０ｎｓの誤差を考えるとなんとか間に合っているようですけれど。
安全サイドで考えるとＣＰＵクロックは８ＭＨｚ程度がよいのかもしれません。
Ｗ６５Ｃ０２マイコンボードの製作［第３３回］
２０２６．８．４ ｕｐｌｏａｄ
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