●ＣＰＬＤロジアナ（１４）１００ＭＨｚと５０ＭＨｚを組み込みました
今まで説明してきましたＣＰＬＤロジアナのサンプリングクロックは、２０ＭＨｚ、１０ＭＨｚ、５ＭＨｚ、２ＭＨｚ、１ＭＨｚ、５００ＫＨｚ、２００ＫＨｚ、１００ＫＨｚです。
しかし５０ＭＨｚと、なんと１００ＭＨｚも（！）とりあえずは機能してしまいました。
まあスペックをはるかに越える使い方なので使えたら儲けものというぐらいの気持ちで使うのでしたらあるに越したことはないと思います。
そこで今までの仕様を変更して、１００ＭＨｚ、５０ＭＨｚ、２０ＭＨｚ、１０ＭＨｚ、５ＭＨｚ、２ＭＨｚ、１ＭＨｚ、５００ＫＨｚの８通りとしました。
８通りでなければならないわけではありませんが、低い方の周波数はなくてもよいだろうと思ったことと、数を増やすとプログラムもかなり手を入れなくてはならなくなって面倒ということでもあります。
そのように変更したあとのＣＰＬＤロジアナのＷｉｎｄｏｗｓ画面です。
今までのテストではもとの２０ＭＨｚのところだけを２５ＭＨｚとか３３ＭＨｚ、５０ＭＨｚ、１００ＭＨｚに変えてテストをしたのですが、そのテストの結果をうけて新たに１００ＭＨｚと５０ＭＨｚも選択できるようにプログラムを変更しました。
ということでまずは１００ＭＨｚです。
ＰＲＯＢＥ０〜ＰＲＯＢＥ７にはクロック発生回路基板の出力をつないでいます。
［第１１６回］に写真があります。
ＰＲＯＢＥ０にはクロック発生回路基板の出力の４ＭＨｚをつないでいます。
以下順にＰＲＯＢＥ１に２ＭＨｚ、ＰＲＯＢＥ２に１ＭＨｚ、ＰＲＯＢＥ３に５００ＫＨｚ、ＰＲＯＢＥ４に２５０ＫＨｚ、ＰＲＯＢＥ５に１２５ＫＨｚ、ＰＲＯＢＥ６に６２．５ＫＨｚ、ＰＲＯＢＥ７に３１．２５ＫＨｚをつないでいます。
１００ＭＨｚではＰＲＯＢＥ３の５００ＫＨｚ以下の周波数はさすがに１周期の全部を見ることはできません。
スライドバーをスライドさせていくと隠れている波形も見ることができますが、それは前の方の回でもやっていますので今回は省略します。
５０ＭＨｚです。
１００ＭＨｚでは周期の全部が見えなかったＰＲＯＢＥ３（５００ＫＨｚ）が見えるようになりました。
２０ＭＨｚです。
２０ＭＨｚも前の方の回に書きましたように３２ＫＲＡＭのアクセスタイムを越えています。
しかし上の画像のように問題なくデータを記録できているようです。
ＰＲＯＢＥ０の波形がデューティ比５０％ではないのは２０ＭＨｚのサンプリングクロック（５０ｎｓに１回）では４ＭＨｚの波形（半波が１２５ｎｓ）は端数が出るためきっちり表示できないからでＲＡＭのアクセスタイムの問題ではありません。
ＰＲＯＢＥ４（２５０ＫＨｚ）の１周期が見えるようになりました。
１０ＭＨｚです。
ＰＲＯＢＥ５（１２５ＫＨｚ）の１周期が見えるようになりました。
逆に１０ＭＨｚ（１００ｎｓに１回のサンプリング）ではＰＲＯＢＥ０（４ＭＨｚ）の波形表示はかなり難しくなってきています。
５ＭＨｚです。
トリガをＰＲＯＢＥ２でかけるようにしました。
トリガをかけるＰＲＯＢＥはサンプリング周波数の右の窓で選択します。
５ＭＨｚではＰＲＯＢＥ０（４ＭＨｚ）は波形が飛んでしまって正しく表示できなくなっています。
ＰＲＯＢＥ６（６２．５ＫＨｚ）は１周期が表示されるようになりました。
２ＭＨｚです。
２ＭＨｚではＰＲＯＢＥ０（４ＭＨｚ）、ＰＲＯＢＥ１（２ＭＨｚ）は波形としては表示されません。
逆にＰＲＯＢＥ７（３１．２５ＫＨｚ）は１周期が表示されるようになりました。
１ＭＨｚです。
トリガをＰＲＯＢＥ３でかけるようにしました。
ＰＲＯＢＥ０〜ＰＲＯＢＥ２は波形としては表示されなくなりました。
５００ＫＨｚです。
トリガをＰＲＯＢＥ５でかけるようにしました。
ＰＲＯＢＥ０〜ＰＲＯＢＥ３は波形としては表示されなくなりました。
ＣＰＬＤ入門！［第１２５回］
２０２２．１．２４ｕｐｌｏａｄ
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