(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第３９回］
●ＯＰコードフェッチサイクル
いよいよＣＰＵ回路の動作説明にとりかかります（大変お待たせしました）。
ＣＰＵが動作するためには、クロックが必要です。
この「つくるＣＰＵ」ボードではＣＰＵクロックを得るために、８ＭＨｚの水晶を７４ＨＣＵ０４で発振させ、７４ＨＣ７４で２分周して得た４ＭＨｚを使います。
その回路図は前回にもお見せしましたが、実は基板に実装した回路とは異なっていて、実際よりも省略しています。それについての詳細はまた後ほど説明することにいたします。
ここでは、そのような回路によって４ＭＨｚのＣＰＵクロックが作られていることだけを覚えておいてください。
さて、ＲＥＳＥＴによってプログラムカウンタが０クリアされ、その後ＲＥＳＥＴが解除されると、ＣＰＵが真っ先にするのは、メモリの００００番地の内容を、マシン語命令として読み出して、ＯＰコードレジスタにラッチすることです。
この動作期間をＯＰコードフェッチサイクルといいます。
すべてはここからはじまります。
ＯＰコードフェッチサイクルのタイミングチャートです。
なかなかに大変なものです。
「つくるＣＰＵ」基板の回路では４ＭＨｚのＣＰＵクロックをもとにして、さらにＴ、Ｍ、Ｗのクロックをつくって、全ての動作をそのクロックにあわせて行います。
このクロックこそが「つくるＣＰＵ」回路のキモ中のキモなので、タイミングチャートについて説明するまえに、Ｔ、Ｍ、Ｗクロックの発生回路について説明することにします。
●Ｔ、Ｍ、Ｗクロック発生回路は「つくるＣＰＵ」回路の心臓部です
これがＴ、Ｍ、Ｗクロック発生回路です。
ＣＰＵクロック（４ＭＨｚ）はバイナリカウンタ７４ＨＣ１６１で分周されてＱａ、Ｑｂ、Ｑｃ、Ｑｄのクロック出力を得ます。
７４ＨＣ１６１ではＱｄまでしか出力できませんが、「つくるＣＰＵ」回路ではＱｅまで必要なので、Ｑｅは７４ＨＣ７４によって作り出しています。
ＱａはＣＰＵクロックの１／２の２ＭＨｚ、Ｑｂはその１／２の１ＭＨｚ、Ｑｃはそのまた１／２の５００ＫＨｚでさらにその１／２の２５０ＫＨｚがＱｄです。Ｑｅはさらに１／２の１２５ＫＨｚになります。
Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ、Ｑｅを７４ＨＣ２３８に入力することで、Ｔ、Ｍ、Ｗの各タイミングパルスを得ます。
理解を助けるために、７４ＨＣ２３８（１）からＴ０〜Ｔ７のタイミングパルスが出力される様子を下にタイミングチャートで示します。
このタイミングチャートはＣＰＵリセット直後のものだと考えてください。
クロックのタイミングはＴ０からはじまってＴ１、Ｔ２、Ｔ３と進んで行きます。
７４ＨＣ１６１の出力が７４ＨＣ２３８（１）に入力されることによって、７４ＨＣ２３８（１）のＹ０〜Ｙ７出力からはＴ０〜Ｔ７の各１ＣＰＵクロック期間（２５０ｎｓ）のみＨになるパルスが出力されます。
７４ＨＣ２３８（１）のｐｉｎ４に入力されるＱｄによって、Ｔ８〜の期間には７４ＨＣ２３８（１）からパルスは出力されません。
その期間には７４ＨＣ２３８（２）のＹ０〜Ｙ７からＴ８〜Ｔ１５のパルスが同じように出力されます。
同様にして、７４ＨＣ２３８（３）はＱｂ、Ｑｃ、Ｑｄの入力によって、Ｔの２倍幅のパルスを出力します。
たとえば、Ｍ０はＴ０＋Ｔ１の期間ＨになるパルスでＭ１はＴ２＋Ｔ３の期間Ｈになるパルスです。
７４ＨＣ２３８（４）はＱｃ、Ｑｄ、Ｑｅの入力によって、Ｍのさらに２倍幅のパルスを出力します。
たとえば、Ｗ０はＭ０＋Ｍ１の期間（Ｔ０〜Ｔ３の期間）Ｈになるパルスで、Ｗ１はＭ２＋Ｍ３の期間（Ｔ４〜Ｔ７）の期間Ｈになるパルスです。
上の回路図で出力が「歯抜け」になっているところがあるのは、出力が無いのではなくて、そのタイミングの出力はたまたま命令の実行に利用されないパルスだったため、表示を省略しただけです。
●もういちどＯＰコードフェッチのタイミングチャート
そこまで理解ができたところで、最初に戻って、ＯＰコードフェッチのタイミングチャートを見てみることにしましょう（←リンクをクリックするとＯＰコードフェッチのタイミングチャートが表示されます。表示されたあと、「ブラウザ」の「戻る」ボタンをクリックすると、またここに戻ってくることができます）。
ＣＬＯＣＫ（４ＭＨｚ）の下のＴｎ（Ｑａ）、Ｍｎ（Ｑｂ）、Ｗｎ（Ｑｃ）は今説明したＴ、Ｍ、Ｗの各パルスの出力されるタイミングをＱａ、Ｑｂ、Ｑｃの出力波形を使って示しています。
図のタイミングチャートはＴ０、Ｔ１、Ｔ２、Ｔ３の期間であることを示しています。それはまた同時にＭ０、Ｍ１の期間でもあり、またＷ０の期間でもあります。
つまりＷ０の期間に、ＣＰＵは何をするかというと、メモリからデータ（実はマシン語命令コード）を読んで、ＯＰコードレジスタにラッチします。
そのためには、何をしなければならないか、というと、まずＰＣ（プログラムカウンタ）の値を外部アドレスバスＡ０〜Ａ１５に出力しなければなりません。
そこで、プログラムカウンタの回路図が必要になってしまいますね。
●プログラムカウンタの回路図です
図の一番上、ＰＣＡＤｏｕｔをアクティブ（Ｌ）にすると、プログラムカウンタ７４ＨＣ１９３（１）〜（４）の出力をゲートしている２個の７４ＨＣ２４４がアクティブになって、プログラムカウンタからの出力が外部バスＡ０〜Ａ１５に出力されます。
したがって、Ｗ０の期間中、このＰＣＡＤｏｕｔをＬにします。
それだけではまだメモリからデータは出力されません。
ＭＥＭＲＤをアクティブにしなければなりません。
そうすると、外部データバスにメモリからデータが出力されます。
やっとこれで外部データバス（Ｄ０〜Ｄ７）にデータが出てきました。
ＣＰＵはそのデータを、データ入力回路を通して、内部データバスに読み込まなければなりません。
データ入力部とＯＰコードレジスタの回路図は［第２５回］でお見せしましたが、もう一度、今回の説明で必要なＯＰコードレジスタ部分のみ取り出して下に示します。
●ＯＰコードレジスタ部分の回路図です
［第２５回］の回路図では７４ＨＣ３７３のＧ入力が「Ｔ２」になっていましたが「Ｔ１」の間違いでした。今回の回路図では訂正してあります。
図の左下、ＤａｔａＧをＬに、そしてＤａｔａＤＩＲをＨにすると７４ＨＣ２４５のゲートが開いて外部バスＤ０〜Ｄ７のデータが内部バスｉＢ０〜ｉＢ７に入ってきます。
●制御信号作成回路です
以上説明した複数の制御信号を、Ｗ０の期間に作り出さなければなりません。
下図がその制御信号作成回路です。
うーん。なんだかごちゃごちゃしていてわかりにくい、ですねえ。
ＯＰコードフェッチのタイミングに必要な部分だけ取り出してみます。
これで分かり易くなりました。
●論理ゲートの回路図はこう描くと、もっとわかりやすくなります
本当のことをいうと、これでもまだわかりにくいところがあります。
このように描き換えると、もっとわかりやすくなります。
どこを描き換えたかといいますと、７４ＨＣ０４（４）ｐｉｎ３、４と、７４ＨＣ０４（４）ｐｉｎ５、６と、７４ＨＣ００（４）ｐｉｎ１、２、３と、７４ＨＣ００（４）ｐｉｎ１２、１３、１１です。
このように描き換えると、信号のＨ、Ｌがはっきりと見えてきます。
おおもとのＷ０はＨアクティブです。
ＰＣＡＤｏｕｔ出力のためのゲート、７４ＨＣ００（４）のｐｉｎ９には、Ｗ０がＨの期間、同じＨパルスが与えられて、そのときＬパルスが出力されます。なおｐｉｎ１０の入力は通常はＨになっています。
それとは逆に、ＤａｔａＤＩＲ出力のための７４ＨＣ００はゲートの描き方が違っています。
このゲートの描き方の違いについては［第２１回］（●ＯＲゲートがＡＮＤになる？）で説明しました。
［第２１回］では、ＯＲをＡＮＤに描き換えましたが、今度はＡＮＤをＯＲに描き換えています。
考え方は［第２１回］で説明したことと同じです。
７４ＨＣ００（４）のｐｉｎ１３の入力には小丸印がついています。信号がＬのときに意味がありますよ（Ｌアクティブ、負論理）という印です。
この入力ラインをたどっていくと、Ｗ０入力に行きつきます。
Ｗ０はＨのときに意味がありました（Ｈアクティブです）。
７４ＨＣ０５（３）で反転して小丸印のついた出力になります（Ｌアクティブになる）。
次の７４ＨＣ０４（４）の入力には、７４ＨＣ０５（３）の出力と同じように小丸印がついていて、Ｌ信号に意味があることを示しています。
出力は反転してＨアクティブになります。
そしてさらにその次の７４ＨＣ０５（２）ではまたＨからＬに反転して出力されます。
そして最後に７４ＨＣ００（４）ｐｉｎ１３の入力になります。
こうやって論理をたどっていくことによって、７４ＨＣ００（４）ｐｉｎ１３の小丸印には意味があって、Ｗ０がＨの期間に、ｐｉｎ１３にはＬ信号が入力され、その結果ＨパルスがＤａｔａＤＩＲ信号として出力されることがはっきりとわかります。
しかし、もとの回路図では、正負の論理を考慮していないため、ＤａｔａＤＩＲがいったいＨでアクティブになるのか、それともＬでアクティブになるのかはっきりわかりません。
それじゃあ、最初から、この後の回路図のように描けばよいじゃないか、と文句を言われてしまいそうなのですが、まったく、その通りなのです。
実は今回の回路図は、当初から説明書に添付する、つまり、他人に見せることを意識して描いたものです。
コンピュータの回路は複雑で、全部の回路が、ここで説明したように、正論理、負論理ではっきりと描き分けることができればよいのですが、中にはＨ、Ｌの両方に意味があって、片方の論理だけを強調すると、もう一方のラインの辻褄が合わなくなってしまうようなことが出てきてしまいます。
自分のためだけの回路図でしたら、その辺は理解していますからいいのですけれど、他人が見ると、「何だ、これは？わからんではないか？」ということになってしまいます。
そのあたりの交通整理をうまく考えながら描いていくというのは、なかなかに面倒なことなので、今回は最初から、論理は考えないで、一般的なゲートの表記で押し通す、ことにしたのです。
しかし、あらためて、こうやって説明をしていくと、今回の回路図のように、論理にしたがった表記を考えたほうがいい、というところがまだまだ出てきそうです。
したがって、今後もケースバイケースで、そうしたほうがわかりやすいと思ったところは、できるだけ、わかりやすい回路図になるように考えていきたいと思います。
●ＯＰコード（マシン語命令コード）をＯＰコードレジスタにラッチします
回路図の説明が長くなって、また本題からはずれてしまいました。
回路図からわかるように、Ｗ０の期間にＰＣＡＤｏｕｔ、ＭＥＭＲＤ、ＤａｔａＧ、ＤａｔａＤＩＲがアクティブになります。
やっとデータが内部バスまで入ってきました。
そこで、ＯＰコード（マシン語命令コード）をＯＰコードレジスタにラッチします。
さきほどのＯＰコードレジスタの回路図をもう一度、見てください。
ＯＰコードレジスタ７４ＨＣ３７３のＧ入力にはＴ１が入っています。
つまり、Ｔ１のタイミングでＯＰコードレジスタにマシン語命令コードがラッチされます。
ちょっと、待ってぇ！
どうして、今メモリから出力されたデータが、ただのデータではなくて、マシン語の命令コードだとわかるのぉ？
ああ、そうか。とりあえず、なんでもかでも、ラッチしておいて、後でゆっくり命令コードか、それともただのデータか、判別しようっていうんでしょ。
いーえ。そうじゃありません。
ちゃんと命令コードだけをラッチするのです（もっとも、プログラムを書く人が、ちゃんとルールをわきまえて、正しく書いてくれたら、という条件つきですけれど、ね）。
どうしてそのようなことが可能なのかは、回路の説明が進んでいくと、自然にわかってきます。
なので、それについては、しばらく後までのお楽しみ、にしておいてください。
ここでは、ＣＰＵの回路は、そういうところまで緻密に考えて設計していくことが必要なのだ、ということを理解しておいてください。
ということで、とにかく、先に進みましょう。
●そして最後の仕上げです
最初のタイミングチャートに戻りましょう。
Ｗ０の期間にメモリからデータが出力されて、内部バスに読み込まれたあと、Ｔ１のタイミングでＯＰコードレジスタにラッチされます。
ＯＰコードフェッチはこれで完了です。必要なＯＰコード（マシン語命令コード）はＯＰコードレジスタにラッチしてしまいました。
そこで、次のステップに進むための準備として、Ｔ３のタイミングでＰＣ（プログラムカウンタ）を＋１カウントアップしておきます。
プログラムカウンタの回路図で、最下位カウンタ７４ＨＣ１９３のＵＰ入力(ｐｉｎ５)に、Ｔ３が入っています（他にもいろいろ入っていますが、気にしないでください）。
これで、マシン語命令コードがＯＰコードレジスタにラッチされ、その次のタイミングでプログラムカウンタが＋１される回路が出来上がりました。
２００８．８．１７ｕｐｌｏａｄ
２００８．８．１８加筆＆修正
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