(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第４４回］
●ＭＯＶ Ｍ，ｒの回路図です
今回もＭＯＶ命令の説明の続きです。
前回は、メモリからデータを転送する、ＭＯＶ Ｍ，ｒの回路について説明をしました。
今回はその逆の、レジスタからメモリへデータを転送する、ＭＯＶ Ｍ，ｒの回路について説明をします。
［第４２回］で説明したＭＯＶ ｒ，Ｍの回路とどこが違うかというと、右下の信号出力の部分が違っているだけです。
ＭＯＶ ｒ，Ｍの回路では、信号出力の条件が、ｓ＝１１０（データの送り元はメモリ）でしたが、今回はそこがなくなっており、ｄ＝１１０（データの送り先はメモリ）だけになっています。
ｓ≠１１０を条件に加えなくてもよいのでしょうか？
●ｓ≠１１０は条件に加えなくてもよい？
この回路のままでは、ｓ（データの送り元）については無条件なので、ＭＯＶ Ｍ，ｒのほかに、ＭＯＶ Ｍ，Ｍが選択されてしまいます。
ところがＭＯＶ Ｍ，Ｍという命令は存在せず、ｄ＝１１０でｓ＝１１０であるＭＯＶ命令コード、０１１１０１１０はＨＬＴ命令になってしまいます。
これでは、まずいのではないでしょうか？
ここであわてて、
「間違いに気がつきました。回路図を訂正します」
などと書いていないからには、「このままでよい」のです。
実は ［第４２回］で説明したＭＯＶ ｒ，Ｍの回路でもｄ≠１１０は不要で、ｓ＝１１０だけでよかったのです。
あとから気がついたのは、こちらの方だったのですが、ｄ≠１１０をわざわざ外してみても配線が１本変わるだけで何の得にもなりませんから、そのままにしておいたのです。
でも、本当は下図の回路で良かったのです。
×印のラインをカットして、破線のラインにするのが正解なのですが、このようにしてもバイパスされる７４ＨＣ０８（１）ゲートは他の回路には必要なものなので、省略してしまうわけにはいきませんから、何の得にもなりません。
ですから、どちらでもよいのですが、本当は破線の回路が、「動作をよく理解している人が描いた回路」なのです。
なぜ、ＭＯＶ ｒ，Ｍではｄ≠１１０が不要で、ＭＯＶ Ｍ，ｒではｓ≠１１０が不要なのでしょうか。
実は、その答えは、ＭＯＶ回路にあるのではなくて、ＨＬＴ回路にあります。
ですから、その答えは、ＨＬＴ回路の説明まで、「おあずけ」です。
●ＭＯＶ ｒ，Ｍ のタイミングチャートです
ＭＯＶ Ｍ，ｒの回路の説明に戻ります。
タイミングチャートを見ながら説明をしていきましょう。
ＯＰコードフェッチサイクル（Ｔ０〜Ｔ３）は、省いてあります。
命令の実行部分のタイミングチャートは、Ｔ４から始まります。
Ｗ１の期間（Ｔ４〜Ｔ７の期間）ＨＬｓｅｌとregRDとｄａｔａＯＵＴをアクティブにします。
ＨＬｓｅｌをアクティブ（Ｌ）にするので、アドレスバスＡ０〜Ａ１５にはＰＣ（プログラムカウンタ）に代わって、ＨＬレジスタの値が出力されます。
ｉｎｎｅｒＢＵＳ（内部バス）には、ｒｅｇＲＤとｓ２〜ｓ０によって選択されたレジスタの値が出力されます。
ｄａｔａｏｕｔがアクティブ（Ｌ）になると、外部データバスと内部データバスを仕切っている７４ＨＣ２４５がアクティブになり、同時に７４ＨＣ２４５のゲートの向きが外部データバス←内部データバスになるので、外部データバスＤ０〜Ｄ７には内部データバス（ｉｎｎｅｒＢＵＳ）の値、つまりｓｓｓで示されるレジスタの値が出力されます。
ｄａｔａｏｕｔ信号と７４ＨＣ２４５の関係は［第３９回］でお見せした制御信号作成回路図と、OPコードレジスタ＆内部バスゲート回路図を見ると理解できると思います。
７４ＨＣ２４５のＥｎａｂｌｅ端子（Ｇ入力、ｐｉｎ１９）はｍｅｍＲＤまたはｄａｔａＯＵＴによってアクティブ（Ｌ）になります。
しかしＤＩＲ入力（ｐｉｎ１）にはｄａｔａＯＵＴはつながっていません。
どうなっているのか、というと、７４ＨＣ２４５のＤＩＲ入力は、ｍｅｍＲＤまたはｉｏＲＤがアクティブ（Ｌ）のときだけＨになります（外部データバス→内部データバスの向きになる）。
それ以外は外部データバス←内部データバスの向きになっていますから、あらためてｄａｔａＯＵＴで向きを指定する必要はありません。
常時外部データバス←内部データバスの向きになっていたりすると、外部データバスでデータがぶつかってしまうのではないか、と心配になるかもしれませんが、ご心配には及びません。
７４ＨＣ２４５のＥｎａｂｌｅ端子（Ｇ入力、ｐｉｎ１９）はｍｅｍＲＤまたはｄａｔａＯＵＴのときのみアクティブ（Ｌ）になり、それ以外のときはディスイネーブルですから、データバスがぶつかることはありません。
ここまで説明してきて、回路の間違いに気がつきました。
このままでは、ｉｏＲＤがアクティブになっても７４ＨＣ２４５はディスイネーブルのままですから、ＩＮ命令を実行してもデータをレジスタに読み込むことができません。
ｉ／ｏ回路の部分の基板ができた段階で、ここは修正することにいたします。
●ＭＥＭＷＲの出力タイミングについて
Ｔ５とＴ６の期間ＭＥＭＷＲをアクティブにしています。
回路図ではｍｅｍＷＲになっていて、タイミングチャートではＭＥＭＷＲになっています。
ｍｅｍＷＲは回路内部で発生する信号でＭＥＭＷＲはＣＰＵ回路から外に出て行く信号です。
ｍｅｍＷＲとＭＥＭＷＲの間には出力をイネーブル、非イネーブルにするゲートがあって、ＢＵＳＲＱやＲＥＳＥＴのタイミングには非イネーブルになるように働きます。ですけれど、ここはそれほど深く考えなくても、このタイミングでメモリに対するＭＥＭＷＲ信号が出力されると単純に考えてください。
Ｔ５とＴ６の２つの期間、ＭＥＭＷＲを出力にしています。
これはメモリに対して十分なＷＲ信号を与えるためでしたが、最近のメモリは非常に高速になってきていますから、ここはＴ５またはＴ６だけでもよかったと、今は考えています。
またｒｅｇＷＲのように、Ｔ４にすることはできない、と考えたため、ＭＥＭＷＲは面倒なタイミングになってしまいました。
しかしどうもこれは、私の思い違いがあったようで、そうでなければならないようなメモリもあるかもしれませんが（多分ダイナミックＲＡＭなど）、昔はダイナミックＲＡＭを使った回路も作ったことがあるのですが、もう忘れてしまいました。いまさら調べるのも面倒くさいので、ダイナミックＲＡＭについては確認していませんが、ちょうど手元に東芝の３２ＫＢスタティックＲＡＭ、ＴＣ５５２５７（多分、日立６２２５６互換）のデータシートが出てきましたので、確認してみました。
それによるとＷＲ信号の下がりエッジはどうも無関係なようで、上がりエッジ前の４０ｎｓ程度の期間、データが確定していればよいようです。
ということは、なんだ、レジスタと同じタイミングじゃありませんか。
うーん。
Ｚ８０などの出力信号のタイミングだけをみて、「こうしなくては」と思い込んでしまった、ようですけれど、ここは、３０年前は、このようにしなければいけなかったかもしれませんが、今は、レジスタと同じタイミングにしておいてもよかったようです。
あれ、まあ。
２枚目の基板もわざわざ回路を直して、ガーバーデータを、もう基板屋さんに送ってしまいました。
まあ、今回は、試作ですし、こういうタイミングも必要な場合の参考にもなると考えて、ここはこのままにしておくことにします（念のために、ＭＥＭＷＲの出力をＴ４のタイミングに変えて確認だけはしておきましょう）。
２００８．８．２２ｕｐｌｏａｄ
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