トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第３５５回］
●Ｔ０がありませんでした
ＣＰＬＤロジアナで観測したマシンクロックの波形を見ていて、シフトレジスタの出力波形がちょっとおかしいことに気が付きました。
下は前回お見せしたＣＰＬＤロジアナの出力波形です。
これは１０ＭＨｚでの測定結果です。
前回はＰＲＯＢＥ２〜５がＴ０〜Ｔ３信号だと説明しました。
最初はそのように思っていたのですが、波形を見ているうちにそれがどうやら間違っているらしいことに気が付きました。
図の波形ではＰＲＯＢＥ０のＣＬＲ信号が立ち上がったあと、ＰＲＯＢＥ１のＣＬＫ（ＣＰＵクロック）がＬ、Ｈと１周期カウントしたあとでＰＲＯＢＥ２から１ＣＬＫ周期分のパルスが出力されています。
ＰＲＯＢＥ１の最初の１周期分のパルスがありません。
本当はそこがＴ０なのではないか？
すると当初はＴ０だと思っていたＰＲＯＢＥ２は実はＴ１でその次のＰＲＯＢＥ３はＴ２ではないだろうか？
念のためにＭＹＣＰＵ８０の回路図で確認をしてみました。
ＭＹＣＰＵ８０のマシンクロックの回路図は［第１７４回］でお見せしています。
下に再掲します。
この回路図を見るとＣＬＫ信号をカウントする７４ＨＣ１６１＋７４ＨＣ７４で構成する５ビットのバイナリカウンタの出力が０００００のときにＴ０が出力されることがわかります。
やっぱりＣＬＲ後の最初のＣＬＫのＬとＨの１周期がＴ０です。
うーん。
そういうことになるとせっかく手ハンダでテスト回路を組んだのですけれど、そのように回路を変更して、もう一度テスト回路を組み直さなければなりません。
なかなかに面倒なことです。
下がそのように変更した回路図です。
とりあえず前回のテストでシフトレジスタ案でいけそうということがわかりましたから、Ｔ０信号の部分を追加するついでにＭ、Ｗのテスト用回路も追加して作図しました。
基本的にはＭクロック回路もＷクロック回路もＴクロック回路と同じです。
［第３５３回］の回路に７４ＨＣ０８を追加しました。
ＣＬＲが立ち上がったあとの初段のＤ−ＦＦのＱ出力がＬの期間がＴ０でＨの期間がＴ１です（Ｔ０はＣＬＲ信号とのＡＮＤを取るためにＱの代わりにＱ＿を使っています）。
この回路でよいのかどうか、まずは前回同様実際にテスト回路を組んで動作を確認してみなければなりません。
それはそうなのですけれど、また同じような回路を手ハンダで組まなければならないというのも面倒な話です。
先に作ったテスト基板の配線を変更して７４ＨＣ０８を追加するという手もあるのですが、ただでさえごちゃごちゃの配線が余計混雑してしまいそうです。
それに今回はＴクロック回路だけではなくて、それがうまく動作したらせめてＭクロック回路も作って動作を確認したいと考えています。
Ｔクロック回路とＭクロック回路はほとんど同じ回路ですから、そういう意味ではＴクロック回路も最初からもう一度作り直したほうがよさそうです。
それならなおさら少しでも簡単に作りたい。
何かよい案はないものか。
おお。
よい案がみつかりました。
次回に続きます。
トランジスタでＣＰＵをつくろう！［第３５５回］
２０２１．５．２４ｕｐｌｏａｄ
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