トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第３７４回］
●クロックエッジの検出（２）
前回からの続きです。
前回の終わりのところで、クロックエッジで幅の狭いパルスを出力する回路として下の回路図をお見せしました。
回路の動作を理解しやすくするために実際の回路からＰＣ０のＣＫｄｎ回路のみを取り出しました。
前回も書きましたが回路の動作としては信号の「立ち上がり」のときにパルスが出力される回路になっているためにＭＣＬＫをインバータで反転させた信号を回路の入力信号にしています。
上の回路にＭＣＬＫが入力され、それがＣＫｄｎＬ信号として［５］のＮＡＮＤゲートから出力されるまでの各部の波形を下に図示します。
［１］の出力は抵抗Ｒを通してコンデンサＣを充放電するため［２］の入力点の波形は図のようになります。
約１／２Ｖｃｃが［２］のインバータのスレッショルド電圧となるため［２］の出力は反転するとともに［１］の出力からわずかに遅延します。
［３］、［４］のインバータは波形整形のために入れています。
なお各インバータそのものの遅延時間は思ったよりも短くて１０ｎｓ以下のレベルです。
なのでＲＣを通さずインバータのみでは十分な遅延効果が得られないことを確認済みです。
そのわずかな遅延も含めて［２］の出力は［４］のインバータの出力となり、それは［５］のＮＡＮＤゲートの一方の入力となります。
［５］のＮＡＮＤゲートのもう一方の入力には遅延回路を通す前の［１］の出力信号が入力されます。
すると図のように遅延したわずかな時間だけ２つの入力がともにＨになるためその期間だけ［５］から幅の狭いパルスが出力されます。
上の回路の波形をオシロスコープで確認しました。
ＣＨ１（上側）が［１］の出力波形でＣＨ２（下側）は［５］の出力波形です。
ＣＨ１の立ち上がりのときにＣＨ２に幅の狭いパルスが観測されています。
ＣＨ１の波形から見れば立ち上がりエッジですが上のほうでも書きました通り［１］の出力はＭＣＬＫをインバータによって反転したものなのでＰＣ（プログラムカウンタ）回路としてはＭＣＬＫの立ち下がりエッジでの出力（ＣＫｄｎＬ）です。
時間軸を拡大しました。
ＣＨ２のパルス幅は５０ｎｓほどです。
実は抵抗Ｒは１ＫΩなのですがコンデンサＣとしては何も実装していません。
１ＫΩ抵抗だけでこれだけの遅延を得ています。
それならインバータ３段の遅延なのでは？という疑問が出てきますがこれも上に書きました通りインバータだけではほとんど遅延しないため十分な幅の出力パルスが得られません。
当初Ｒ＝１ＫΩ、Ｃ＝１００ｐＦでテストしてみましたがそのときは出力パルス幅は約１００ｎｓでした。
１００ｎｓでもよいのではと考えていたのですがテストを進めるうちにそれでは幅が大きすぎて問題が出てくることがわかりましたので、色々試した結果Ｒ＝１ＫΩでＣは実装しないというところに落ち着きました。
やはりここはできるだけ幅が狭いパルスであることが望ましいのですが余り幅が狭いとパルスがつぶれてしまう危険があることのほか、本来の目的であるプログラムカウンタに十分なラッチがかからない可能性が出てきます。
とりあえずこのくらいのパルス幅が問題がないところなのではないかと考えています。
上の回路図では省いた立ち上がりエッジでの出力波形についてもオシロスコープで観測してみました。
ＣＨ１が［１］の出力波形でＣＨ２は回路図では省略したＣＫｕｐＬ信号の波形です。
ＣＨ１の立ち下がりのときにＣＨ２のパルスが出力されていますから立ち下がりエッジのときの出力に見えますが、上でも書きました通り、［１］はＭＣＬＫをインバータで反転した波形なので、ＰＣ（プログラムカウンタ）の動作としてはＭＣＬＫの立ち上がりエッジでのパルス出力ということになります。
時間軸を拡大しました。
こちらもパルス幅は５０ｎｓほどです。
トランジスタでＣＰＵをつくろう！［第３７４回］
２０２１．７．１１ｕｐｌｏａｄ
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