トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第３８６回］
●ＰＣ（プログラムカウンタ）のデータＷＲＩＴＥのタイミング（２）
前回書き落としてしまったことがあります。
下は前回お見せしたＡ０出力波形を説明する図です。
ここで説明しておかなければならない肝心なことがありました。
前回は仮にＭＣＬＫ＝２のときにＰＣに対してＪＭＰ先アドレスが書き込まれたと仮定して説明をしました。
ここで注目したいのはＭＣＬＫ＝２で新しい値が書き込まれたあとのＡ０出力の変化です。
Ｃａｓｅ１からＣａｓｅ４のいずれもＭＣＬＫ＝３のときに新しく書き込まれたＡ０出力の値をラッチして、その次のＭＣＬＫ＝４でその値を反転出力しています。
ここが肝心なところでした。
つまりＡ０出力ではＰＣへのデータ書き込みによって出力値が変更されてもその後の流れはシームレスに続いていきます。
ところがそのところがＡ０以外の出力では異なっているのです。
下の図はＰＣのＡ０出力〜Ａ３出力が通常はどのタイミングで変化するかということを示した図です。
既に説明しましたようにＡ０はＭＣＬＫの立ち上がりのときにラッチした出力値を立ち下りのときに反転出力します。
しかしＡ１〜Ａ３ではＭＣＬＫではなくて、ひとつ下位の出力の立ち上がりのときにラッチした出力値を立ち下りのときに反転出力します。
この違いのためにＡ０とＡ１〜Ａ３では異なった処理が必要になってきます。
そこがなかなかの難問でした。
それがどういうことなのかを明らかにするために、Ａ１〜Ａ３ではＰＣに新しい値が書き込まれるとその後に出力値がどうなるかを考えてみます。
Ａ１〜Ａ３についてはいずれも同じ動作をしますから、Ａ１について考えてみることにします。
下は前回もお見せしたＡ０出力の図にＡ１出力を加えたものです。
わかり易くするためにデータ書き込み前にはＡ１は０を出力していたところに１が書き込まれたものとします。
Ｃａｓｅ２とＣａｓｅ３はＭＣＬＫ＝４のときにＡ０が立ち上がりますからそのときに新しいＡ１の値がラッチされて、その次にＡ０が立ち下がるときにその値が反転出力されます。
これはＡ０と同じ動作で出力はシームレスに変化します。
ですからこの２つのケースについては特に問題はありません。
問題はＣａｓｅ１とＣａｓｅ４です。
Ｃａｓｅ１はちょっと微妙です。
Ｃａｓｅ４は明らかに誤出力となります。
ＭＣＬＫ＝４のときにラッチされていた値が反転出力されるのですが、このときラッチされていた値は何か？ということが問題です。
ＭＣＬＫ＝２のときにＡ１に１が書き込まれますが、その１はラッチされません。
書き込み前にＡ０が立ち上がったときにラッチされていた値がそのまま反転出力されてしまいます。
Ｃａｓｅ１はＭＣＬＫ＝２のタイミングでＡ０が立ち上がりますが同時にＡ１に１が書き込まれます。
このタイミングで正しくその１がラッチされるかどうかは微妙なところです。
この問題を解決するために下の図のような対策を考えました。
ＰＣへのデータ書込時にはＰＣＷＲ＿信号がアクティブになります。
実際にはメモリからＪＭＰ命令コード（およびＪＮＣ、ＪＮＺコード）が出力されている間ＰＣＷＲ＿がアクティブになります。
ＰＣにＪＭＰ先アドレスが書き込まれるとメモリアドレスが変化しそれによってメモリから出力される値も変化します。
しかしメモリからの出力には遅れ時間があるのでＰＣに新しいアドレス値が書き込まれてもすぐにＰＣＷＲ＿は非アクティブにならずにそれからしばらくの間はアクティブになっています。
そのことを利用してＰＣＷＲ＿がアクティブでかつひとつ下位の信号（上の例ではＡ０）の値が１ならばそのときの値（上の例ではＡ１の値）をラッチするようにします。
それは上の図でＷＲ＿で示したタイミングになります。
図では破線で示した一瞬のように見えますがそのラッチ動作は上記の条件が成立している限り継続して行なわれ、ＰＣＷＲ＿が非アクティブになったときにラッチ動作が完結します。
下は前回もお見せしたＰＣ制御回路です。
図の下側半分がＡ１出力〜Ａ３出力に対する制御回路です。
［８］と［９］の２つのＮＡＮＤ回路が上で説明した対策回路です。
トランジスタでＣＰＵをつくろう！［第３８６回］
２０２１．８．１８ｕｐｌｏａｄ
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