［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第１２３回］
●ＣＰＬＤロジアナ（１３）１００ＭＨｚでテスト
前回は駄目元のつもりでやってみた５０ＭＨｚでのテストが信じられないことになんとほとんどエラーもなく実行できてしまいました。
まさに驚異的な結果です。
もとは２０ＭＨｚの信頼性を確保するためにそれよりも高い周波数でテストしてみようということで始まった今回の一連のテストでしたが意外な結果となりました。
一体どうなっているんでしょうかねえ。
ま、しかし、これは喜ばしいことです。
ここまでうまくいったのなら。
当初の２０ＭＨｚに加えてその上に５０ＭＨｚクロックを追加してもよいのでは。
もちろん動作保証はありません。
ＲＡＭのアクセスタイムをはるかに越える高速でのアクセスですから、エラーが発生しても仕方がありません。
うまく動作したら儲けものというぐらいの軽い気持ちでならよいでしょう。
ところでカメレオンロジアナの最高周波数は１００ＭＨｚです。
それはそこに使われているＣＰＬＤのクロックも高速でＲＡＭのアクセスタイムも超高速だからこそできることです。
しかし。
わがＣＰＬＤロジアナもＲＡＭのアクセスタイムをはるかに越えるまさかの５０ＭＨｚで動作したではありませんか。
ここまできたら。
それこそ駄目元で１００ＭＨｚに挑戦しないわけにはいきませんでしょう。
あ。
でも残念ながら５０ＭＨｚはこのシステムとしては上限なので、１００ＭＨｚのパルスは作れません…。
残念です…。
う。
待てよ。
確かに５０ＭＨｚではＭＥＭＷＲパルスをｃｌｋｗｋ２（１００ＭＨｚ）を２分周して作り出しています。
ｃｌｋｗｋ２はそもそもＣＰＬＤに供給しているクロックをそのまま使っています。
それならば。
今までのようにｃｌｋｗｋ２を何分周かしてそれをＭＥＭＷＲにするのではなくて、ｃｌｋｗｋ２をそのままＭＥＭＷＲにしたら１００ＭＨｚになるじゃありませんか。
今回思いついた１００ＭＨｚの場合は下の波形図のようになります。
ああ、しかし。
１００ＭＨｚの１周期はなんとたったの１０ｎｓです。
それをそのままＭＥＭＷＲ信号として使います。
ということは。
そのパルス幅はＬ期間がたったの５ｎｓでＨ期間も同じく５ｎｓです（！）。
ＭＥＭＷＲのサイクルタイムは１０ｎｓということになります。
いやいやいや。
さすがに今度こそは絶対に無理でしょう。
ＡＳ６Ｃ６２２５６のカタログ値は前回も書きましたようにＷＲＩＴＥパルスのＬ期間の最小値が４５ｎｓ、サイクルタイムは５５ｎｓです（［第１１８回］）。
今回の１００ＭＨｚではサイクルタイムはカタログ値の１８％、ＷＲＩＴＥパルス幅にいたってはなんとたったの１１％です。
今度こそ本当に試してみるまでもないと思いました。
でもどうなるのか、ちょいと興味もありました。
下はＭＥＭＷＲ信号部分のＶＨＤＬプログラムです。
--MEMWR
--
MWR<=cntrs or r_w or cntrH(15);
--
|
下はｃｎｔｒｓについて記述しているプログラム部分です。
cntrs<=clkwk2 when r_w='0' and trigon='1' else not IORD;
|
ｃｎｔｒｓ＜＝ｃｌｋｗｋ２としておいてＭＷＲ＜＝ｃｎｔｒｓなどとしないでいきなりＭＷＲ＜＝ｃｌｋｗｋ２とすればよいのですけれど、とりあえずのテストですからもとのプログラムを必要最低限直すだけにしたため上のリストのように冗長なプログラムになっています。
さて。
結果はどうなったでしょうか。
下はサンプリングクロック１００ＭＨｚでのＣＰＬＤからの出力波形をカメレオンロジアナで観測した波形です。
ＰＲＯＢＥ００はＣＰＬＤから出力されるメモリアドレスＡ０です。
サンプリングロックが１００ＭＨｚですから１０ｎｓごとにＨ、Ｌを繰り返します。
おお。
まともに動いている？
ＰＲＯＢＥ０１はＣＰＬＤロジアナのＰＲＯＢＥ０でラッチされたデータ（４ＭＨｚ）です。
Ｈ、Ｌが１２５ｎｓの入力データを１０ｎｓごとにラッチしたデータです。
１２回ラッチするごとに５ｎｓのずれが出ます。
計算上はＨ、Ｌのどちらかが１２０ｎｓでどちらかが１３０ｎｓになるはずですが、問題はさらにその信号をラッチしているカメレオンロジアナのクロックも１００ＭＨｚだという点です。
そのためもあってか上の画像では１１０ｎｓ〜１３０ｎｓの波形として表示されています。
ＰＲＯＢＥ０２はＣＰＬＤロジアナのＰＲＯＢＥ１でラッチされたデータ（２ＭＨｚ）です。
Ｈ、Ｌが２５０ｎｓのデータです。
こちらはＬ、Ｈともにちょうど２５０ｎｓになっています。
そしてＰＲＯＢＥ０３が注目のＭＥＭＷＲです。
Ｌが５ｎｓ、Ｈが５ｎｓ、周期は１０ｎｓなのですが。
これはさすがのカメレオンロジアナでも無理です。
Ｌが１０ｎｓかＨが１０ｎｓかの波形になっています。
ときどきそれも飛んでしまい２０ｎｓ幅になっているところもあります。
ＰＲＯＢＥ０４はクロック発生回路基板の４ＭＨｚ出力信号です。
ＣＰＬＤロジアナのＰＲＯＢＥ０でラッチされる前の信号です。
ＰＲＯＢＥ０４を１０ｎｓのサンプリングクロックでラッチした信号がＰＲＯＢＥ０１です。
理屈としては最大で１０ｎｓの遅れが発生するはずですが、上に書きましたようにカメレオンロジアナのクロックも関係しているはずで２０ｎｓの遅れとして見えているところもあります。
ＰＲＯＢＥ０５はクロック発生回路基板の２ＭＨｚ出力信号です。
ＣＰＬＤロジアナのＰＲＯＢＥ１でラッチされる前の信号です。
ＰＲＯＢＥ０５を１０ｎｓのサンプリングクロックでラッチした信号がＰＲＯＢＥ０２です。
こちらも２０ｎｓの遅れがあるように見えています。
そしていよいよです。
ＣＰＬＤロジアナのサンプリングクロック１００ＭＨｚの波形です。
ＰＲＯＢＥ０がクロック発生回路基板から出力された４ＭＨｚの波形です。
Ｈ、Ｌの１２５ｎｓを１０ｎｓでラッチしていますから波形に短いところ（１２０ｎｓ）と長いところ（１３０ｎｓ）が出来ています。
上の画像ではたまたまＨ＝１２０ｎｓ、Ｌ＝１３０ｎｓになっているようです。
おお。
なんと１００ＭＨｚクロックでもジャスト計算通りじゃありませんか！
ＰＲＯＢＥ１は２ＭＨｚですから周期は５００ｎｓです。
半波は２５０ｎｓですがちょうどその通りの波形になっています。
すごい！
ＰＲＯＢＥ２は１ＭＨｚですから周期は１０００ｎｓ、半波は５００ｎｓです。
ＰＲＯＢＥ２もＨ＝５００ｎｓ、Ｌ＝５００ｎｓでぴったりです！
ＰＲＯＢＥ３からＰＲＯＢＥ７は１周期の一部しか見えていませんが右にスライドしていけば１周期の全体を見ることができるはずです。
ＰＲＯＢＥ３は４６０ｎｓで立ち下がっています。
逆にＰＲＯＢＥ４はそこで立ち上がっています。
右にスライドしました。
ＰＲＯＢＥ３のＬ区間が見えています。
１４５０ｎｓで立ち上がっています。
ＰＲＯＢＥ３は５００ＫＨｚです。
周期は２０００ｎｓですから半波は１０００ｎｓです。
Ｌ区間は１４５０−４６０＝９９０ｎｓです。
１０ｎｓは誤差の範囲ですから計算通りです。
右にスライドしました。
ＰＲＯＢＥ３のＨ区間が見えています。
２４６０ｎｓで立ち下がっています。
２４６０−１４５０＝１０１０ｎｓですからＨ区間も計算通りです。
ＰＲＯＢＥ４も２４６０ｎｓで立ち下がっています。
立ち上がりは４６０ｎｓでした。
ＰＲＯＢＥ４のＨ区間は２０００ｎｓです。
ＰＲＯＢＥ４は２５０ＫＨｚです。
周期は４０００ｎｓ、半波は２０００ｎｓですから計算通りです。
ＰＲＯＢＥ５も２４６０ｎｓで立ち上がっています。
右にスライドしました。
ＰＲＯＢＥ４が４４６０ｎｓで立ち上がっています。
立ち下がりは２４６０ｎｓでしたからＰＲＯＢＥ４のＬ区間も２０００ｎｓで計算通りです。
右にスライドしました。
ＰＲＯＢＥ５が６４６０ｎｓで立ち下がっています。
立ち上がりは２４６０ｎｓでしたからＰＲＯＢＥ５のＨ区間は４０００ｎｓです。
ＰＲＯＢＥ５は１２５ＫＨｚですから１周期は８０００ｎｓ、その半波は４０００ｎｓです。
ちょうど計算通りです。
ＰＲＯＢＥ６とＰＲＯＢＥ７が６４７０ｎｓで立ち下がっています。
右にスライドしました。
ＰＲＯＢＥ５が１０４６０ｎｓで立ち上がっています。
立ち下がりは６４６０ｎｓでしたからＰＲＯＢＥ５のＬ区間も４０００ｎｓで計算通りです。
右にスライドしました。
ＰＲＯＢＥ６が１４４７０ｎｓで立ち上がっています。
ＰＲＯＢＥ６は６４７０ｎｓのところで立ち下がっていました。
Ｌ区間は８０００ｎｓです。
ＰＲＯＢＥ６は６２．５ＫＨｚですから１周期は１６０００ｎｓ、その半波は８０００ｎｓですからちょうど計算通りです。
さらに右にスライドしました。
ＰＲＯＢＥ６が２２４７０ｎｓで立ち下がっています。
さきほどは１４４７０ｎｓで立ち上がっていますからＨ区間も８０００ｎｓで計算通りです。
ＰＲＯＢＥ７も２２４７０ｎｓで立ち上がっています。
ＰＲＯＢＥ７は６４７０ｎｓで立ち下がっていましたからＬ区間は１６０００ｎｓです。
ＰＲＯＢＥ７は３１．２５ＫＨｚですから１周期は３２０００ｎｓ、その半波は１６０００ｎｓです。
ちょうど計算通りです。
さらに右にスライドしました。
ＰＲＯＢＥ７が３８４７０ｎｓで立ち下がっています。
さきほどは２２４７０ｎｓで立ち上がっていましたからＨ区間も１６０００ｎｓです。
こちらもちょうど計算通りです。
最後までスライドしました。
データエンドは３２７３００ｎｓです。
３２７３００／１０＝３２７３０です。
ＲＡＭには３２７６８個のデータが書き込まれますがプログラムの都合で実際にそれを読み出して波形として表示するのは３２７３５個です。
最初の画面で先頭の０ｎｓの前に５バイト分の表示データがあるのでそれを加算すると３２７３５バイトになります。
ちょうど計算通りです。
さらに３２６４００ｎｓあたりのところを見てみますと。
ＰＲＯＢＥ１とＰＲＯＢＥ２がＰＲＯＢＥ０に１０ｎｓ遅れて立ち下がっています。
ＰＲＯＢＥ３〜ＰＲＯＢＥ５はさらにそれに１０ｎｓ遅れて立ち下がっています。
そしてＰＲＯＢＥ６とＰＲＯＢＥ７がさらにそれに１０ｎｓ遅れて立ち下がっています。
このところなどはクロック発生回路からの出力がバイナリカウンタからの出力のため少しずつ遅延する様子をそのまま捉えているようです。
いやあ。
すごい！
前回は５０ＭＨｚでテストをしました。
その結果はまさに「驚異的」なものでした。
今回はそれこそまさかのまさかの１００ＭＨｚです。
これはもう驚異的なんてもんじゃありません。
ありえないことが起きたというべきでありましょう。
今はちょっと興奮しております。
正常な判断ができる状態ではありません。
まま。
ここはとにかく落ち着いて。
そうそう。
まずは金麦で乾杯！です。
ＣＰＬＤ入門！［第１２３回］
２０２２．１．１８ｕｐｌｏａｄ
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