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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第２０回］
●ＣＰＬＤの内部構造
前回からの続きです。
ＥＰＭ７０３２ＳＬＣ４４をターゲットにして書いたＶＨＤＬプログラムをコンパイルしたところ、下のように表示されました。
Ｔｏｔａｌ ｍａｃｒｏｃｅｌｌｓ １８／３２（５６％）
Ｔｏｔａｌ ｐｉｎｓ ２９／３６（８１％）
ｐｉｎｓ（端子）は使っているだけの数値になりますから、その通りですが、今回程度の回路でｍａｃｒｏｃｅｌｌｓを５６％も消費してしまうのはなぜでしょうか？
それを理解するには、やっぱりＣＰＬＤの構造を知る必要がありそうです。
というところで前回は終りました。
ＭＡＸ７０００シリーズについては［第７回］でＤａｔａ Ｓｈｅｅｔから引用してその一部をお見せしました。
下の図版もそのときにお見せしました。
［出典］ＡＬＴＥＲＡ ＭＡＸ７０００ Ｄａｔａ Ｓｈｅｅｔ
この図を見るとＭａｃｒｏｃｅｌｌというのが基本構造で、それが１６個集まってＬＡＢ（Ｌｏｇｉｃ Ａｒｒａｙ Ｂｌｏｃｋ）を構成しているようです。
ＥＰＭ７０３２ＳＬＣ４４はその名からも推測できるように、３２個のＭａｃｒｏｃｅｌｌから成っていますから、ＬＡＢ ＡとＬＡＢ Ｂの２個のＬＡＢから構成されているようです。
しからばＭａｃｒｏｃｅｌｌはどういうものなのかといいますと。
下の図で説明されています。
［出典］ＡＬＴＥＲＡ ＭＡＸ７０００ Ｄａｔａ Ｓｈｅｅｔ
何だかごちゃごちゃしていてよくわからん図なのですが、この図には見るべきポイントがあります。
これはＥＰＭ７０３２ＳＬＣ４４に３２個あるＭａｃｒｏｃｅｌｌのうちの１個を取り出した模式図と解釈できます。
図の左側にはロジックゲートのかなり複雑な構成が見えます。
ここがＣＰＬＤの基本的な構成要素のようです。
ここの構成単位をＶＨＤＬプログラムの指示に従って組み合わせることで複雑なロジック回路を生成できる、ということだろうと解せます。
問題は図の右側部分です。
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｇｉｓｔｅｒという説明がついた回路が１個（！）あります。
図から推測するに、これはＤ−ＦＦに代表されるラッチ回路のようです。
それが１個のＭａｃｒｏｃｅｌｌにはたった１個しかありません。
つまり１ビットのデータラッチを定義すると１個のＭａｃｒｏｃｅｌｌを消費してしまう、ということになります。
ラッチを使わない回路ならどうなのかといいますと、図の一番右側にはＴｏ Ｉ／Ｏ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋ（またはＴｏ ＰＩＡ）という矢印が１本だけあります。
つまりラッチを使わない場合でもある信号を外部端子に出力する（または内部的に出力する）と、その場合でもＭａｃｒｏｃｅｌｌを１個消費してしまいます。
図の左側の部分では複数の信号（ｍａｘ ３６ Ｓｉｇｎａｌｓ？）を入力できるのに、その信号を使って構成した出力信号はたった１本しか許されない、という制約がこの図からは読み取れます。
そういうことだったのでした。
何回もお見せした、今回ＶＨＤＬプログラム化したもとの回路図です。
７４ＨＣ１７４と７４ＨＣ１７３で各４個のデータラッチを使用しています。
これは出力としても使われています。
ということでここで８個のＭａｃｒｏｃｅｌｌが使われていると考えられます。
７４ＨＣ２４４はラッチではありませんが７ビットのデータをそのまま外部に出力していますから、ここでも７個のＭａｃｒｏｃｅｌｌが使われていると考えられます。
これで１５個のＭａｃｒｏｃｅｌｌを消費していることになります。
７４ＨＣ１３８と７４ＨＣ３２の回路で多分３個のＭａｃｒｏｃｅｌｌを消費していると考えると合計１８個になって計算が合います。
このことから、ある回路をＣＰＬＤ化したい場合にどの程度の集積度のＣＰＬＤを使うかという大体の目安がつけられるのではないかと思います。
目的とする回路のデータラッチの数と出力信号の数の合計が一応の目安になります。
当然そのほかにロジック回路があるはずですからそれも数に入れると、データラッチの数と出力信号の数の合計をさらに３割程度増やした数のＭａｃｒｏｃｅｌで構成されるＣＰＬＤが多分必要になると考えられます。
ＣＰＬＤ入門！［第２０回］
２０１９．３．１１ｕｐｌｏａｄ
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