(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第３９１回］
●ｒｅｇＷＲのテスト回路の説明です
ｒｅｇＷＲのテスト回路の波形写真をあらためて撮り直しました。
説明をするために、もう一度回路図をお見せします。
７４ＨＣ０５のｐｉｎ１２が、命令回路から出力されるｒｅｇＷＲ信号のモデルです。
出力されるｒｅｇＷＲ信号は、Ｔｎクロックに同期するタイミングで出力されます。
テスト回路ですから、てきとうなＴｎ信号として、ここではＴ４を選び、その期間に出力しています。
ｒｅｇＷＲ信号は複数の命令回路から出力されますから、オープンコレクタ出力になります。
そのｒｅｇＷＲ信号を受けているのが７４ＨＣ０４のｐｉｎ１３です。
この７４ＨＣ０４の出力をもとにして、各レジスタへの「ほんとうのｒｅｇＷＲ信号」を作ります。
実際に各レジスタに送られるｒｅｇＷＲやメモリに対するＭＥＭＷＲ信号は、このテスト回路では、７４ＨＣ７４のＱ＿出力信号です。
写真をお見せする前に、タイミングチャートで説明をします。
ｒｅｇＷＲ（ｉｎ）はＴｎ信号のはじめに出力（↓）され、その期間の終わりに立ち上がり（↑）ますが、オープンコレクタ出力なので立ち上がりはゆっくりになります。
この波形を整形するために７４ＨＣ７４を使います。
ＣＬＯＣＫ（２ＭＨｚ）を反転したクロックを７４ＨＣ７４のＣＫ入力にします。
ｒｅｇＷＲ（ｉｎ）はインバートされて７４ＨＣ７４のＣＬＲとＤに入力されますから、その期間だけ７４ＨＣ７４のＱ、Ｑ＿出力が能動になります。それ以外の期間はＱ＿はＨです（ＣＬＲ＝Ｌなので）。
ｒｅｇＷＲ（ｉｎ）が立ち下がってから半クロック遅れて、７４ＨＣ７４のＣＫ入力が↑になります。
このタイミングで、７４ＨＣ７４のＱ＿がＬになります。
これがｒｅｇＷＲ（ｏｕｔ）、ＭＥＭＷＲの立ち下りになります。
データバスやアドレスバスはＴｎ（本当はＭｎ）に同期してアクティブになりますから、データバス、アドレスバスがアクティブになってから７４ＨＣ７４のＱ＿がＬになるときまでに、最大で２５０ｎｓの余裕ができます。
ＷＲ信号の立ち下りが問題になるのは、ＭＥＭＷＲだけです（レジスタはＷＲ信号の上がりエッジでラッチされるが、メモリはＷＲ信号が下がった状態でアドレスが不安定であると誤まったアドレスに書き込まれてしまう）。
その回避のために、最大で２５０ｎｓの余裕があることになります。
そしてＷＲ信号の立ち上がりは、ｒｅｇＷＲ（ｉｎ）の立ち上がりと同じタイミングになります。
ｒｅｇＷＲ（ｉｎ）をインバートして７４ＨＣ７４のＣＬＲ入力にしているため、ｒｅｇＷＲ（ｉｎ）が立ち上がると、７４ＨＣ７４のＱ、Ｑ＿出力がクリアされるのでＱ＿つまりｒｅｇＷＲ（ｏｕｔ）、ＭＥＭＷＲがＨになるのです。
一旦クリアされた出力は、次のＣＫ入力が↑になるまで、再び変化することはありませんから、ｒｅｇＷＲ（ｉｎ）の立ち上がりがゆっくりでも、それによってチャタリング的な誤出力はおこりません。
ただ立ち上がりのタイミングが遅れること自体は改善されませんから、［第３７０回］のような誤動作を防ぐことには役立ちません（その誤動作対策については別の方法を考えています）。
●ｒｅｇＷＲ回路の波形写真です
上（ＣＨ１）がｒｅｇＷＲ（ｉｎ）、７４ＨＣ０５の出力信号で、下（ＣＨ２）が７４ＨＣ７４のＤとＣＬＲへの入力信号です。
ｒｅｇＷＲ（ｉｎ）の立ち上がりがゆっくりなのですが、これでは余りはっきりわかりません。
水平軸を１０倍にしました。
おお、これならよくわかります。
パルス幅は約５００ｎｓあります。
ＣＨ２（下側）は７４ＨＣ７４のＣＫ入力です。
ＣＬＯＣＫの反転信号なので、７４ＨＣ７４のＱ＿出力はｒｅｇＷＲ（ｉｎ）よりも半クロック（２５０ｎｓ）遅れてＬになります。
ＣＨ２（下側）は７４ＨＣ７４のＱ＿出力です。
これがレジスタやメモリへのＷＲ信号になります。
信号幅は３００ｎｓくらいあります。
２００９．１２．３ｕｐｌｏａｄ
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