(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第４６５回］
●Ｚ８０のアドレスバス上位８ビットに出力されるデータ
［第４６０回］で書きましたが、ＴＫ８０のステップ回路は、Ｚ８０では使えません。
ＴＫ８０のステップ回路はＩＮＴＥ信号（割込許可状態であることを示す信号）を利用していますが、Ｚ８０にはＩＮＴＥがないからです。
そこでＩＮＴＥに代わるものとして、Ｄ－ＦＦのクリア入力にＲＯＭｓｅｌｅｃｔ信号を入れるという回路を考えました。
しかしリフレッシュ期間中にアドレスバスの上位８ビットにＩレジスタの値が出力されてしまうため、ＲＡＭ上の命令を実行しているのに、ＲＯＭｓｅｌｅｃｔがアクティブになって、Ｄ－ＦＦがクリアされてしまいます。
Ｉレジスタの値は、リセット後は００になるので、その値が出力されるとアドレスバスのＡ１５が０になって、ＲＯＭｓｅｌｅｃｔがアクティブになってしまいます。
そのことへの対策は、モニタプログラムの先頭でビット７が１になるような値をＩレジスタに与えることで解決できました。
めでたし、めでたし、ということで［第４５９回］でお見せした回路に落ち着いたのでしたが…。
そのあたりの説明を書いていて、まてよ、確かＺ８０には、アドレスバスの上位におかしなものを出力する命令があったような…。
や、やばい。
そーすると、そういう命令を実行したら、ステップ動作がリセットされてしまうではないか！
よくよく回路を確認してみたところ、そういう心配はないということがわかって、ほっとしたのでしたが、なにしろ何でもすぐに忘れてしまうものですから、またしばらくしたら、うう、やばいっ、などと同じことで何回もうろたえることになりかねません。
ですから、そういうときのために、備忘録としてここに書いておくことにいたしました次第です。
どういうつもりでそのような設計になったのかわかりませんけれど、Ｚ８０ではアドレスバスの上位バイトに余計なデータを出力してくれる命令がいくつかあります。
Ｉ／Ｏ回路に対してデータを入出力するＩＮ、ＯＵＴ命令はアドレスバスの下位８ビットしか使いません。
じゃあ、そのとき使われないはずのアドレスバスの上位８ビットはどうなるかといいますと…。
ＩＮ Ａ，（ｎ） と、ＯＵＴ （ｎ），Ａ では、アドレスバスの上位８ビット（Ａ８～Ａ１５）に、Ａレジスタの値が出力されるのです。
なんでこんなおかしなことを考えたのでしょうねえ。
そして、ＩＮ ｒ，（Ｃ）、ＩＮＩ、ＩＮＩＲ、ＩＮＤ、ＩＮＤＲ、ＯＵＴ （Ｃ），ｒ、ＯＵＴＩ、ＯＵＴＩＲ、ＯＵＴＤ、ＯＵＴＤＲでは、アドレスバスの上位８ビット（Ａ８～Ａ１５）に、Ｂレジスタの値が出力されます。
参考までに。
Ｚｉｌｏｇ社の、「Ｚ８０ ＣＰＵ Ｕｓｅｒ Ｍａｎｕａｌ」から、ＩＮ Ａ，（ｎ）と、ＩＮ ｒ，（Ｃ） の説明部分のコピーをお見せします。
さて、そうしますと、ＡレジスタあるいはＢレジスタの値が、そのビット７が０であるような値であったときに、ステップ動作で、これらの命令を実行すると、リフレッシュのときと同じ問題がおきてしまうのではないか、という疑問がでてきます。
それで、や、やばいっ、と思ったのでした。
それについては、さきほど書きましたように、幸いなことに、やばくはありませんでした。
ステップ回路のＤ－ＦＦのＣＬＲに入力されているＲＯＭｓｅｌｅｃｔ信号はＡ１５＝０のときにアクティブになるのですが、それだけではなくて、実はＡ１５とＭＲＥＱとのＡＮＤにしてあったのです（［第４３４回］の回路図を参照してください）。
当然のことながら、ＩＮ、ＯＵＴ命令でアドレスバスの上位８ビットにＡレジスタまたはＢレジスタの値が出力されるときは、ＩＯＲＱがアクティブになっているときなので、もちろんそのときにはＭＲＥＱはアクティブになりません。
ですから、ＩＮ、ＯＵＴ命令でＲＯＭｓｅｌｅｃｔがアクティブになってしまう、というようなことはおきませんから、そのような心配はする必要はありませんでした。
じつは、Ｚ８０については、アクセスタイムの問題があって、Ｚ８０を使い始めた当初から、Ｉ／Ｏアクセス回路に対しては、ＩＯＲＱ信号をアドレスバスではなくて、ＲＤ、ＷＲ信号と抱き合わせにして、ＩＯＲＤ、ＩＯＷＲという信号を作って使うようにしてきました（このあたりについても［第４３４回］の回路図を参照してください）。
なので、そこからの連想で、ひょっとして、ＭＲＥＱも、ＲＤ、ＷＲのほうに抱き合わせにして、ＲＯＭｓｅｌｅｃｔのほうは、Ａ１５を単独で使ってしまったのではないか？
と思って、そこが心配になったのでした。
ちなみに、ＭＹＣＰＵ８０のＲＯＭ、ＲＡＭのセレクト信号は、Ａ１５単独になっています（ＭＹＣＰＵ８０回路図№３０を参照してください）。
２０１０．３．３０ｕｐｌｏａｄ
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